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| 국가/구분 | 한국(KR)/등록특허 |
|---|---|
| 국제특허분류(IPC8판) |
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| 출원번호 | 10-2003-0064790 (2003-09-18) |
| 공개번호 | 10-2005-0028509 (2005-03-23) |
| 등록번호 | 10-0502426-0000 (2005-07-11) |
| DOI | http://doi.org/10.8080/1020030064790 |
| 발명자 / 주소 | |
| 출원인 / 주소 |
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| 대리인 / 주소 |
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| 심사청구여부 | 있음 (2003-09-18) |
| 심사진행상태 | 등록결정(일반) |
| 법적상태 | 소멸 |
듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 반도체기판의 제1 영역 상에 2층 구조의 제1 게이트 전극을 형성하고, 반도체기판의 제2 영역 상에 단층 구조의 제2 게이트 전극을 형성한다. 제1 및 제2 게이트 전극들은 서로 다른 일함수를 갖는 금속 함유 도전 물질들로 형성된다. 이로써, 엔모스 및 피모스 트랜지스터들의 문턱전압들을 모두 낮출수 있다.
제1 영역 및 제2 영역을 갖는 반도체기판에 배치되어 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 활성영역들을 한정하는 소자분리막; 상기 제1 활성영역 상에 배치되되, 하부 및 상부 금속성 도전 패턴들로 구성된 2층 구조의 제1 게이트 전극과, 상기 제2 활성영역 상에 배치되되, 단층 구조를 갖고 금속 함유 도전 물질로 이루어진 제2 게이트 전극; 및 상기 제1 활성영역과 상기 제1 게이트 전극 사이에 개재된 제1 게이트 절연막과, 상기 제2 활성영역과 상기 제2 게이트
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