초록 ▼

본 발명은 SOI 기판을 사용하여 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 제조함에 따라 반도체 소자의 제조비용이 증가하고 불필요하게 칩 면적이 증가하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 고전압 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 기판 내에 불순물층을 형성하는 단계와, 상기 불순물층 상에 에피층을 형성하는 단계와, 상기 고전압 영역의 상기 에피층 내에 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내의 일부에 드리프트 영역을 형성

본 발명은 SOI 기판을 사용하여 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 제조함에 따라 반도체 소자의 제조비용이 증가하고 불필요하게 칩 면적이 증가하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 고전압 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 기판 내에 불순물층을 형성하는 단계와, 상기 불순물층 상에 에피층을 형성하는 단계와, 상기 고전압 영역의 상기 에피층 내에 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내의 일부에 드리프트 영역을 형성하는 단계와, 상기 저전압 영역의 상기 에피층 내에 제2 웰 영역을 형성하는 단계와, 상기 고전압 영역과 상기 저전압 영역을 분리시키기 위하여 상기 고전압 영역과 상기 저전압 영역 간에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 제1 소자분리막을 형성하는 단계와, 상기 제1 소자분리막 상에 제2 소자분리막을 형성하는 단계와, 상기 제1 웰 영역 상에 제1 게이트 전극을 형성하고, 상기 제2 웰 영역 상에 제2 게이트 전극을 형성하는 단계와, 상기 제1 및 제2 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

대표청구항 ▼

고전압 영역 및 저전압 영역이 정의된 기판을 제공하는 단계;상기 기판 내에 불순물층을 형성하는 단계;상기 불순물층 상에 에피층을 형성하는 단계;상기 고전압 영역의 상기 에피층 내에 제1 웰 영역을 형성하는 단계;상기 제1 웰 영역 내의 일부에 드리프트 영역을 형성하는 단계;상기 저전압 영역의 상기 에피층 내에 제2 웰 영역을 형성하는 단계;상기 고전압 영역과 상기 저전압 영역을 분리시키기 위하여 상기 고전압 영역과 상기 저전압 영역 간에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 제1 소자분리막을 형성하는 단계;상기 제1

고전압 영역 및 저전압 영역이 정의된 기판을 제공하는 단계;상기 기판 내에 불순물층을 형성하는 단계;상기 불순물층 상에 에피층을 형성하는 단계;상기 고전압 영역의 상기 에피층 내에 제1 웰 영역을 형성하는 단계;상기 제1 웰 영역 내의 일부에 드리프트 영역을 형성하는 단계;상기 저전압 영역의 상기 에피층 내에 제2 웰 영역을 형성하는 단계;상기 고전압 영역과 상기 저전압 영역을 분리시키기 위하여 상기 고전압 영역과 상기 저전압 영역 간에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 제1 소자분리막을 형성하는 단계;상기 제1 소자분리막 상에 제2 소자분리막을 형성하는 단계;상기 제1 웰 영역 상에 제1 게이트 전극을 형성하고, 상기 제2 웰 영역 상에 제2 게이트 전극을 형성하는 단계; 및 상기 제1 및 제2 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.