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| 국가/구분 | 한국(KR)/공개특허 |
|---|---|
| 국제특허분류(IPC8판) |
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| 출원번호 | 10-2005-0058284 (2005-06-30) |
| 공개번호 | 10-2007-0002664 (2007-01-05) |
| DOI | http://doi.org/10.8080/1020050058284 |
| 발명자 / 주소 |
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| 출원인 / 주소 |
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| 대리인 / 주소 |
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| 심사진행상태 | 취하(심사미청구) |
| 법적상태 | 취하 |
본 발명은 반도체 소자의 듀얼게이트 제조 방법에 관한 것으로서, 보다 상세하게는 N+ 게이트영역과 P+ 게이트영역을 분리한 후, N 타입 이온이 도핑된 폴리실리콘을 형성한 후, P+ 게이트영역에 이온주입을 하고 열처리를 함으로써, N+ 게이트영역과 P+ 게이트영역간의 상호확산을 방지하는 기술을 개시한다. 이를 위해, 본 발명의 반도체 소자의 듀얼게이트 제조방법은, 반도체 기판 상부에 듀얼게이트영역을 노출시키는 하드마스크 질화막을 형성하는 제 1 공정과, 전면에 게이트 산화막을 증착하는 제 2 공정과, 상기 듀얼게이트영역내에만 상기
반도체 기판 상부에 듀얼게이트영역을 노출시키는 하드마스크 질화막을 형성하는 제 1 공정;전면에 게이트 산화막을 증착하는 제 2 공정;상기 듀얼게이트영역내에만 상기 게이트 산화막, N 타입 이온이 도핑된 제 1 및 제 2 폴리실리콘의 적층구조를 형성하는 제 3 공정;상기 듀얼게이트영역 중 P 채널 게이트영역의 노출된 상기 제 2 폴리실리콘에 P타입 불순물 이온 주입을 각각 수행하는 4 공정; 및상기 불순물 이온을 활성화시키기 위한 열처리를 실시하는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼게이트 제조방법.
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