최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
---|---|---|
국제특허분류(IPC8판) |
|
|
출원번호 | 10-2012-0088331 (2012-08-13) | |
공개번호 | 10-2014-0022167 (2014-02-24) | |
등록번호 | 10-1429257-0000 (2014-08-05) | |
DOI | http://doi.org/10.8080/1020120088331 | |
발명자 / 주소 | ||
출원인 / 주소 |
|
|
대리인 / 주소 |
|
|
심사청구여부 | 있음 (2012-08-13) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
FPGA(Field Programmable Gate Array)를 이용하여 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 레이트 및 타이밍을 발생할 수 있도록 한 메모리 테스터에서 레이트 및 타이밍 발생장치가 개시된다.개시된 메모리 테스터에서 레이트 및 타이밍 발생장치는, 메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기, 호스트 단말기의
메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기와, 호스트 단말기의 제어 명령에 따라 메모리를 테스트하는 테스트 제어수단으로 이루어진 메모리 테스터에 있어서,상기 테스트 제어수단은,상기 호스트 단말기와 인터페이스를 위한 통신 인터페이스;상기 통신 인터페이스와 연계하고, 상기 호스트 단말기로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 메모리를 테스트하는 알고리즘 패턴 발생기(ALPG)를 포함하며,상기 알고리즘 패턴 발생기는,상기 호스트 단말기로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기
※ AI-Helper는 부적절한 답변을 할 수 있습니다.