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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2015-0175567 (2015-12-10) | |
공개번호 | 10-2017-0068739 (2017-06-20) | |
등록번호 | 10-2337459-0000 (2021-12-06) | |
DOI | http://doi.org/10.8080/1020150175567 | |
발명자 / 주소 | ||
출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2020-11-17) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
소오스/드레인 영역 및 게이트 전극의 접촉 저항을 감소시켜 동작 성능을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법의 일 태양(aspect)은 노출된 실리콘 영역을 제공하고, 상기 노출된 실리콘 영역 상에, 상기 실리콘 영역과 접하는 희토류 금속 실리사이드막를 형성하고, 상기 희토류 금속 실리사이드막 상에, 상기 노출된 실리콘 영역과 전기적으로 연결되는 컨택을 형성하는 것을 포함하고, 상기 희토류 금속 실리사이드막은 물리적 기상 증착법을 이용하여 상기 노출된 실리콘 영역에 희토류 금속과 실
노출된 실리콘 영역을 제공하고,상기 노출된 실리콘 영역 상에, 상기 실리콘 영역과 접하는 희토류 금속 실리사이드막를 형성하고,상기 희토류 금속 실리사이드막 상에, 상기 노출된 실리콘 영역과 전기적으로 연결되는 컨택을 형성하는 것을 포함하고,상기 희토류 금속 실리사이드막은 물리적 기상 증착법을 이용하여 상기 노출된 실리콘 영역에 희토류 금속과 실리콘을 동시에 제공하여 형성하는 것을 포함하는 반도체 장치 제조 방법.
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