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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2017-0064035 (2017-05-24) | |
공개번호 | 10-2018-0128660 (2018-12-04) | |
등록번호 | 10-2070085-0000 (2020-01-20) | |
DOI | http://doi.org/10.8080/1020170064035 | |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2017-09-26) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
본 개시는 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며, 상기 유닛 패키지 각각의 상기 봉합재, 상기 제1연결부재, 및 상기 패시베이션층이 각각 연결된 반도체 패키지 기판을 준비하는 단계; 및 상기 반도체 패키지 기판의 상기 유닛 패키지 각각의 상기 패
접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제1연결부재, 및 상기 제1연결부재 상에 배치된 패시베이션층, 을 각각 포함하는 복수의 유닛 패키지가 배열되며, 상기 유닛 패키지 각각의 상기 봉합재, 상기 제1연결부재, 및 상기 패시베이션층이 각각 연결된 반도체 패키지 기판을 준비하는 단계; 및상기 반도체 패키지 기판의 상기 유닛 패키지 각각의 상기 패시베이션층 및
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