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연합인증

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[한국특허] 3차원 반도체 소자
THREE-DIMENSIONAL SEMICONDUCTOR DEVICE
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IPC분류정보
국가/구분 한국(KR)/공개특허
국제특허분류(IPC8판)
  • H01L-027/11556
  • H01L-027/11524
  • H01L-027/11529
  • H01L-027/1157
  • H01L-027/11573
  • H01L-027/11582
출원번호 10-2018-0057306 (2018-05-18)
공개번호 10-2019-0132080 (2019-11-27)
DOI http://doi.org/10.8080/1020180057306
발명자 / 주소
  • 이병일 / 서울 서초구 방배*동 방배래미안 아파트 ***동 ***호
  • 서유진 / 대전 유성구 구성동 한국과학기술원 나노종합팹센터 ***호
  • 진준언 / 경기도 수원시 영통구 덕영대로 **** (망포동) **, ***호
출원인 / 주소
  • 삼성전자주식회사 / 경기도 수원시 영통구 삼성로 *** (매탄동)
대리인 / 주소
  • 특허법인씨엔에스
심사진행상태 등록결정(일반)
법적상태 등록

초록

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되며, 서로 이격되는 제1 연장 영역 및 제2 연장 영역; 상기 하부 구조물 상에 배치되며, 상기 제1 연장 영역과 상기 제2 연장 영역 사이에 배치되는 메모리 블록; 및 상기 하부 구조물 상에 배치되며, 서로 이격되는 제1 주 분리 구조물 및 제2 주 분리 구조물을 포함한다. 상기 제1 연장 영역, 상기 메모리 블록 및 상기 제2 연장 영역은 상기 제1 및 제2 주 분리 구조물들 사이에 배치되고, 상기 메모리 블록은 정보 저장 영역들 및 워드라인들을 포

대표청구항

하부 구조물 상에 배치되며, 서로 이격되는 제1 연장 영역 및 제2 연장 영역;상기 하부 구조물 상에 배치되며, 상기 제1 연장 영역과 상기 제2 연장 영역 사이에 배치되는 메모리 블록; 및상기 하부 구조물 상에 배치되며, 서로 이격되는 제1 주 분리 구조물 및 제2 주 분리 구조물을 포함하되,상기 제1 연장 영역, 상기 메모리 블록 및 상기 제2 연장 영역은 상기 제1 및 제2 주 분리 구조물들 사이에 배치되고,상기 메모리 블록은 정보 저장 영역들 및 워드라인들을 포함하고,상기 제1 및 제2 연장 영역들은 상기 워드라인들이 상기

이 특허에 인용된 특허 (3)

  1. [한국] 반도체 메모리 소자의 메모리셀어레이의 배열 방법 | 노재구, 김문곤
  2. [한국] 반도체 기억 장치 | 아시다 모또이
  3. [미국] THROUGH-MEMORY-LEVEL VIA STRUCTURES FOR A THREE-DIMENSIONAL MEMORY DEVICE | Toyama, Fumiaki, Ogawa, Hiroyuki, Furihata, Yoko, Kai, James, Mizutani, Yuki, Yu, Jixin, Liu, Jin, Alsmeier, Johann

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