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Programmable logic array with reduced power consumption 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-007/38
출원번호 US-0333939 (1989-04-06)
우선권정보 JP-0088592 (1988-04-11)
발명자 / 주소
  • Taniai Takayoshi (Kawasaki JPX) Saitoh Tadashi (Kawasaki JPX) Tanaka Yasuhiro (Koshigaya JPX)
출원인 / 주소
  • Fujitsu Limited (Kawasaki JPX 03) Fujitsu Microcomputer Systems Limited (Kawasaki JPX 03)
인용정보 피인용 횟수 : 9  인용 특허 : 6

초록

A programmable logic array includes a programmable logic array being precharged and discharged in synchronism with a clock signal supplied thereto and outputting an operation result with respect to input data supplied thereto. The programmable logic array also includes a circuit connected to the pro

대표청구항

A programmable logic array comprising: a programmable logic array precharged and discharged in synchronism with a clock signal supplied thereto and outputting an operation result with respect to input data supplied thereto; and holding and switching means connected to said programmable logic array,

이 특허에 인용된 특허 (6)

  1. Lies Kenneth A. (Lubbock TX), Clocked logic low power standby mode.
  2. Anceau Francois (Plaisir FRX), Dynamic logic array with isolation and latching means between planes.
  3. Kobayashi Isamu (Hinode JPX) Ito Takashi (Musashino JPX), Electronic multifunction timepiece employing the PLA system.
  4. Cornell Barry S. (Santa Clara CA) Biggers M. Clifford (San Jose CA), IC input circuitry programmable for realizing multiple functions from a single input.
  5. Takata Akira (Amagasaki JPX) Obata Takeo (Osaka JPX), Partially enabled programmable logic device.
  6. Gaiser Thomas A. (Salem NH), Self precharging static programmable logic array.

이 특허를 인용한 특허 (9)

  1. Frederick, Michael T.; Somani, Arun K., Depth-optimal mapping of logic chains in reconfigurable fabrics.
  2. Horie Atsushi (Niza JPX) Utsumi Tohru (Yokohama JPX), Instruction decoder utilizing a low power PLA that powers up both AND and OR planes only when successful instruction fet.
  3. Frederick, Michael T.; Somani, Arun K., Logic element architecture for generic logic chains in programmable devices.
  4. Ditlow Gary Stephen ; Kartschoke Paul David, PLA late signal circuitry using a specialized gap cell and PLA late signal circuitry using switched output.
  5. Ditlow Gary Stephen ; Kartschoke Paul David, PLA late signal circuitry using a specialized gap cell and PLA late signal circuitry using switched output.
  6. Jeng-Jye Shau, Power saving methods for programmable logic arrays.
  7. Shau, Jeng-Jye, Power saving methods for programmable logic arrays.
  8. Kartschoke Paul David ; Rohrer Norman Jay ; Sulzbach Timothy, Self-timed low power ratio-logic system having an input sensing circuit.
  9. Thach-Kinh Le ; Chakravarthy K. Allamsetty ; Carl H. Carmichael ; Arun K. Mandhania ; Donald H. St. Pierre, Jr. ; Conrad A. Theron, System and method for reading data from a programmable logic device.
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