초록 ▼

기존의 $SiO_2$을 대체할 차세대 고유전율 게이트 절연막을 실용화하기위해서는 고유전특성 및 낮은 누설전류 특성과 열적안정성을 갖추고 신뢰성 및 Si공정과의 부합하는 고유전박막의 선택과 공정 및 평가방법에 대한 연구가 선행되어야 한다. 따라서, 본 연구에서는 다양한 고유전율 절연박막의 특성연구 및 공정개발과 전기적 특성평가 및 신뢰성 평가법 개발 그리고 게이트 절연막의 패터닝을 위한 식각공정에 대한 연구를 진행하였다. 특히, 다양한 고유전율 박막의 비교 연구를 위하여 비정질계 고유전박막, BST 초고유전율 박막

기존의 $SiO_2$을 대체할 차세대 고유전율 게이트 절연막을 실용화하기위해서는 고유전특성 및 낮은 누설전류 특성과 열적안정성을 갖추고 신뢰성 및 Si공정과의 부합하는 고유전박막의 선택과 공정 및 평가방법에 대한 연구가 선행되어야 한다. 따라서, 본 연구에서는 다양한 고유전율 절연박막의 특성연구 및 공정개발과 전기적 특성평가 및 신뢰성 평가법 개발 그리고 게이트 절연막의 패터닝을 위한 식각공정에 대한 연구를 진행하였다. 특히, 다양한 고유전율 박막의 비교 연구를 위하여 비정질계 고유전박막, BST 초고유전율 박막에 대한 연구를 병행하였으며, 공정변수 및 적층구조에 따른 게이트박막의 특성도 체계적으로 연구하였다.

차세대 나노급 MOS 트랜지스터의 게이트용 대체절연물로 Si, Al, Bi 등의 비정질 형성 물질의 첨가로 열적안정성이 크게 향상된 복합금속산화물이 개발되었다. Bi 첨가의 경우에는 $ZrO_2$의 유전율을 크게 줄이지 않고도 결정화온도를 증가시킬 수 있었으며, $Zr_{0.45}Si_{0.55}O_y$ 박막의 경우에는 950$^{circ}C$ 열처리 공정 후에도 비정질 상태를 유지하였다. 또한, reactive sputtering 시에 반드시 형성되는 저유 전율 계면층을 silicide 증착 후에 산화를 시킴으로서 효율적으로 계면층의 형성을 억제할 수 있었다. Zr-silicate를 계면층으로 $TiO_2$를 적층으로 형성한 절연막은 유효절연막 두께가 1.0nm와 누설전류가 $10^{-3}$A/$cm^2$으로 본 연구의 최종목표에 부합하는 매우 우수한 특성을 확보할 수 있었다. Nitride (TaN)를 형성하고 습식열처리를 통하여 TaON을 형성한 절연막의 경우에는 계면과 절연막 내에서의 적절한 질소의 함유로 인하여 열적안정성이 크게 개선되고 계면층을 억제할 수 있는 효과를 얻었으며, $O_3$를 이용한 열처리는 다른 산화방식에 비하여 전기적특성 및 신뢰성이 향상되는 것을 확인하였다. 초고유전율 물질인 BST 박막의 경우에는 새로운 씨앗층을 도입한 2단계 증착법으로 큰 유전율과 낮은 누설전류의 BST 박막을 제조할 수 있었다. 총두께 20nm BST 박막의 경우 유효두께가 0.25nm이고 누설전류가 1MV/cm 전장에서 $10^{-8}$/$cm^2$의 매우 우수한 특성을 보였다. 고유전율 박막에 conductance 측정을 통하여 보다 정밀한 계면결함밀도 보다 정확하게 신뢰성을 평가하는 방안을 개발하였으며, 고유전율 박막의 누설전류의 modeling 및 기구를 제안하였다. 그리고, 중수소를 이용한 후열처리공정으로 고유전율 박막의 신뢰성을 개선할 수 있었다. Zr silicate의 건식식각공정을 F계열과 Cl계열을 비교하여 연구하였으며, 70nm/min이상의 식각율에서 Si과의 선택비를 1.85까지 확보할 수 있었다. 다양한 pattern의 소자를 이용하여 건식식각 시에 발생하는 damage가 bulk보다 periphery 영역에 집중함을 규명하였으며, 기존의 $SiO_2$ 보다 고유전율 박막이 보다 plasma damage에 취약함을 규명하였다. 이와 같은 연구를 바탕으로 damage-free 의 일괄 건식 식각 공정을 제시하였다.

Abstract ▼

In order to replace conventional SiON gate dielectric, alternative gate dielectric should satisfy several requirements, such as high dielectric constant, low leakage current, excellent thermal stability, good reliablity and Si process compatibility. In this study, we investigated characteristics and

In order to replace conventional SiON gate dielectric, alternative gate dielectric should satisfy several requirements, such as high dielectric constant, low leakage current, excellent thermal stability, good reliablity and Si process compatibility. In this study, we investigated characteristics and process of various high-k dielectric films. And, novel evaluation techniques for electrical characteristics and reliability were developed. In addition, we developed new dry etching processes for high-k dielectrics and investigated damage of the dry etching process. Especially, we did systematical and parallel investigation on effects of structure and process conditions on gate dielectrics as well as noncrystalline high-k dielectrics and extremely high-k dielectrics

Addition of Si, Al and Bi in $ZrO_2$ improved thermal stability. In the case of Bi addition, crystalline temperature was increased without any significant reduction on dielectric constant. In the case of $Zr_{0.45}Si_{0.55}O_y$ films, the films remained as a amorphous phase even after 950$^{circ}C$ annealing. While reactive sputtering resulted in inevitable low dielectric constant interfacial layers, silicide deposition followed by oxidation effectively reduced the interfacial layers. When $TiO_2$ deposited on the Zr silicate layer, we achieved 1.0 nm equivalent oxide thickness (EOT) and $10^{-3}$A/$cm^2$ of leakage current density which were our goal. When TaON films were formed by wet oxidation on TaN, N incorporation significantly improved thermal stability and reduced interfacial layers. In addition, ozone oxidation improved electrical and reliability characteristics. In the case of extremely high-k dielectric, 20nm thick BST films showed 0.25nm of EOT and $10^{-8}$A/$cm^2$ at 1MV/cm using a novel seed layer techniques. We also developed more accurate techniques for interface defect density using conductance method. And, leakage current modeling and mechanism were proposed. Dry etching process for high-k dielectrics were comparatively investigated using F- and Cl- gases. 1.85 of selectivity between Zr silicate and Si was obtained while maintaining 70 nm/min of etch rate. Using various patterned test vehicles, periphery areas were more sensitive on plasma damage than bulk areas. In addition, high-k dielectrics were easily damaged compared to $SiO_2$. We also proposed a consecutive etching process for avoiding plasma damages on high-k gate dielectrics.

목차 Contents

• Ⅰ. 연구계획 요약문...3
• 1. 국문요약문 ...3
• Ⅱ. 연구결과 요약문...4
• 1. 국문요약문 ...4
• 2. 영문요약문 ...5
• Ⅲ. 연구내용...6
• 1. 서론 ...6
• 2. 연구방법 및 이론 ...12
• 3. 결과 및 고찰 ...23
• 4. 결론 ...94
• 5. 인용문헌 ...97