차세대 NIT 융합기술을 위한 비휘발성 자성반도체 메모리 구조 및 회로 핵심기술 개발 Development of Nonvolatile Magneto-Semiconductor Memory Architecture and Circuits for the next Generation NIT Core Technology원문보기
본 차세대 융합기술을 위한 비휘발성 자성 반도체 메모리 구조 및 회로 핵심기술 개발 연구에서는 초고속 동작이 가능한 차세대 동기식 MRAM의 소자, 단위셀 구조 및 응용회로의 원천 핵심기술 개발을 목표로 한다. 이를 위해 magnetic tunnel junction (MTJ) 바탕의 자성 반도체 셀의 물성분석, 소자의 전기적인 모델을 개발하며, 이를 이용하여 셀의 특성에 가장 적합한 형태의 기본 메모리 cell 및 메모리 모듈 구조와 저전력/저전압 기법이 적용된 주변회로의 창의적이고 국제 기술경쟁력이 확보된 핵심 기술을 개발함을 목
본 차세대 융합기술을 위한 비휘발성 자성 반도체 메모리 구조 및 회로 핵심기술 개발 연구에서는 초고속 동작이 가능한 차세대 동기식 MRAM의 소자, 단위셀 구조 및 응용회로의 원천 핵심기술 개발을 목표로 한다. 이를 위해 magnetic tunnel junction (MTJ) 바탕의 자성 반도체 셀의 물성분석, 소자의 전기적인 모델을 개발하며, 이를 이용하여 셀의 특성에 가장 적합한 형태의 기본 메모리 cell 및 메모리 모듈 구조와 저전력/저전압 기법이 적용된 주변회로의 창의적이고 국제 기술경쟁력이 확보된 핵심 기술을 개발함을 목표로 한다. 본 연구에서는 MRAM 회로 설계에 대한 guide line을 제시한다. 특히, 코어 부분에 대한 이슈에 대해 상세하게 제시했으며, 숙성된 공정 없이 CMOS macro model로 구현함으로써, 전체적인 회로의 동작을 CMOS 공정으로 검증할 수 있도록 설계하였다. 1차년도 전압기반 데이터 검출기법은 저항의 크기로 데이터를 감지하는 셀의 특성을 이용하여 각각의 bit-line에서 셀의 수를 효율적으로 증가시켰으며, bit-line sense amplifier (BLSA)를 unified bit-line cache(UBC)로 대체하여 빠른 I/O 인터페이스를 가능하도록 하였다. 그러나 제작된 전압기반 검출 MRAM은 twin cell 구조로 설계되어 cell efficiency 측면에서의 개선점을 고려하게 되었다. 2차년도 연구에서 제안된 all current-mode MRAM 구조는 데이터 값을 전류로서 유도하여 전압모드 MRAM 에서 발생하던 전류/전압 혼용과정의 noise 문제를 해결한다. 또한 부 궤한 루프를 이용한 self 안정화 기법을 적용하여 안정도가 개선된 새로운 current mode sensing scheme을 제안하며 1T1MTJ의 높은 cell efficiency를 구현한다. 제안된 current mode MRAM은 고속의 동기식 I/O 동작을 위하여 hierarchical word line scheme을 적용하였으며 안정된 reference current scheme을 제안하여 추출되는 데이터 current 값과의 tracking 특성을 부여하였다. 3차년도 연구에서는 toggling MRAM 의 코어구조를 제안한다. 제안된 내용은 기존의 MRAM이 가지는 구조적 문제점에 의하여 발생하는 오동작 및 scaling down 시의 한계를 극복 할 수 있는 새로운 구조인 Savchenko Cell을 위한 주변회로의 설계이다. 새로운 셀인 toggling MRAM 셀의 CMOS에서의 주변회로에 적용 할 수 있는 macro model을 제안하고 셀의 특성에 따라 원활한 sensing 을 수행할 수 있는 구조를 제안하였다. 특히 toggling MRAM의 주요 특성인 셀의 신호 인가 시 기존의 정보를 유지하지 않는 특성을 고려한 Writing 동작 원리를 제안한다. Writing time을 최소화 할 수 있는 hidden comparison 회로를 연구하여 향후 MRAM의 연구를 위한 초석을 마련하였다. 다음으로 저 전력설계 과 제는 고집적, 고속 동작, lower power consumption 에 대한 요구를 충족시키기 위해 수행되었다. 반도체 소자가 30년 이상동안 이루어진 소자의 소형화는 전원전압(VDD) 과 트랜지스터의 문턱 전압(VTH)을 동시에 감소시켰다. VDD의 감소는 반도체 소자의 신뢰성을 확보하였고, VTH 의 감소는 VDD 감소에 따른 성능 감소를 억제하였다. VDD의 감소는 dynamic 전력 소비를 감소 시켰지만 VTH의 감소는 반도체 소자의 leakage 전류의 지수 함수적 증가를 가져왔다. 이번 연구는 저전압 scaling에 따른 누설 전력 소비의 증가를 억제하기 위한 저전력 로직, 메모리 설계 기술개발에 중점을 두고 있다. 1차년도에서는 synchronous MRAM을 세계 최초로 제안하여 기존 메모리 응용분야에 적용, 주 메모리로서 활용이 가능하도록 하였다. 2차년도 연구로 제안한 current mode MRAM 구조는 1T1MTJ cell을 개발하여 chip area를 효과적으로 줄이고 noise에 의한 data error 확률을 최소화 하였다. 3차년도 연구 결과 toggling MRAM을 개발하여 기존 MRAM의 각 층이 가지고 있던 구조적 문제를 해결하였다. 또한 hidden comparison 구조를 채택하여 writing delay 문제를 해결하여 동작 속도를 향상시켰다. 이러한 연구를 위해 MPW chip 제작을 4차례(24차, 28차, 30차, 52차) 수행하여 동작 특성을 확인하였다. 이와 병행하여 고속(high-speed)과, 저전력(low-power) 동작특성을 구현하기 위한 연구도 수행하였다. 제안한 회로에서는 body-bias와 내부 VDD 조절을 통해 leakage, logic threshold, delay variation을 보상하였다.
Abstract▼
The "Development of Nonvolatile Magneto-Semiconductor Memory Architecture and Circuits for the next Generation NIT Core Technology" aims at developing the core technology about the device, unit cell scheme and application circuits for the next generation high-speed synchronized MRAMs. Physical chara
The "Development of Nonvolatile Magneto-Semiconductor Memory Architecture and Circuits for the next Generation NIT Core Technology" aims at developing the core technology about the device, unit cell scheme and application circuits for the next generation high-speed synchronized MRAMs. Physical characterization of the magnetic-tunnel junction (MTJ)-based cell and its electrical model for the development of the optimized chip architecture adopting novel low voltage/low power technologies are targeted. This research provides a guideline to the design of MRAM circuits. Especially, the issues about the core scheme are described in detail in that the overall performances are designed to be verified in a standard CMOS process by implementing the CMOS macro-model for MRAM cells without a matured MRAM process. The 1st year contents of the voltage-mode synchronous MRAM utilizing the resistive cell characteristic include the unified bit-line cache (UBC) which enhances the cell efficiency by increasing the number of cells in a bitline. It also helps faster I/O interfacing. However, this cell architecture is based on the twin-cell scheme that invoked another possibility of more cell-efficient core scheme. In that regard, an all current-mode MRAM core that senses cell data in current mode was developed in the 2nd year research. A new current sensing scheme using 1T1MTJ cell which improved the stability by adopting a negative feedback was proposed. The proposed scheme includes a hierarchical word line for the high-speed synchronous I/O and a stabilized reference current to utilize the tracking tolerance between data and the reference. In the 3rd year research, a core scheme for the toggling MRAM is proposed. That is about the peripheral circuits for the Savchenko cell which is a new MTJ cell to jump over some probable limitations of structural problems in the scaled-down conventional MRAM cells. A macro-model for the toggling MRAM cell is also provided in accordance with the valid sensing operations. Especially, the unique cell characteristics of just data toggling during Write were greatly considered to provide a new efficient Write scheme. We proposed a new hidden-comparison method to optimize the Write recovery time which is expected to be a foundation for the future research. Next, the low-power design was achieved in terms of high density, high speed and low power consumption requirements. The device scaling progressed in the past three decades reduced both the supply voltage (VDD) and the threshold voltage (VT) of a transistor. The reduced VDD improved the reliability of the device, whereas the reduced VT prevented the performance degradation by the VDD reduction. The reduced VDD decreased the dynamic power consumption while the reduced VT brought about the exponential increase of the leakage currents. This research theme emphasizes the development of low-power logic, memory design technique to suppress the leakage power accompanying the voltage scaling. In the 1st year, a world-first synchronous MRAM was proposed to be possibly enabled in the main memory applications. The current-mode MRAM architecture proposed in the 2nd year adopting the 1T1MTJ cell could enhance the cell efficiency dramatically and suppressed the voltage noise. In the 3rd year, a new core scheme for the toggling MRAM was developed. It incorporates a hidden comparison architecture which improves the slow Write recovery time of the conventional toggling MRAMs. We implemented the MPW test vehicles four times (IDEC MPW 24th, 28th, 30th and 52nd) to validate the proposed architectures. At the same time, the researches to realize the high-speed, low-power design were performed. Some developed circuits compensates for the variations of leakage current, logic threshold voltage and gate delay by controlling the body bias and the supply voltage VDD.
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