[논문]SPI-4.2 인터페이스 코어의 설계

손승일

SPI-4.2 인터페이스 코어의 설계
A Design of SPI-4.2 Interface Core 원문보기

한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences, v.8 no.6, 2004년, pp.1107 - 1114

손승일 (한신대학교 정보통신학과)

초록
AI-Helper

시스템 패킷 인터페이스 4레벨 2단계(System Packet Interface Leve14 Phase 2)는 10Gbps 이더넷응용 뿐만 아니라, OC-192 대역폭의 ATM 및 POS를 통한 패킷 또는 셀 전송을 위한 물리계층과 링크계층 소자간의 인터페이스이다. SPI-4.2 코어는 전송 인터페이스 블록과 수신 인터페이스 블록으로 구성되어 있으며, 전이중 통신을 지원한다. 전송부는 사용자 인터페이스로부터 64비트의 데이터와 14비트의 헤더 정보를 비동기 FIFO에 쓰고, PL4 인터페이스를 통해 DDR 데이터를 전송한다. 그리고 수신부의 동작은 전송부와 역으로 동작한다. 전송부와 수신부는 캘런더 메모리를 컨피규레이션함으로서 최대 256개의 채널 지원이 가능하고, 대역폭 할당을 제어할 수 있도록 설계하였다 DIP-4 및 DIP-2 패리티 생성 및 체크를 자동적으로 수행하도록 구현하였다. 설계된 코어는 자일링스 ISE 5.li 툴을 이용하여 VHDL언어를 사용하여 기술하였으며, Model_SIM 5.6a를 이용하여 시뮬레이션 하였다. 설계된 코어는 라인당 720Mbps의 데이터 율로 동작하였다. 따라서 총 11.52Gbps의 대역폭을 지원할 수 있다. SPI-4.2 인터페이스 코어는 기가비트/테라비트 라우터, 광학 크로스바 스위치 및 SONET/SDH 기반의 전송 시스템에서 라인카드로 사용할 경우 적합할 것으로 사료된다.

Abstract ▼ AI-Helper

System Packet Interface Level 4 Phase 2(SPI-4.2) is an interface for packet and cell transfer between a physical layer(PHY) device and a link layer device, for aggregate bandwidths of OC-192 ATM and Packet Over Sonet/SDH(POS), as well as 10Gbps Ethernet applications. SPI-4.2 core consists of Tx and Rx modules and supports full duplex communication. Tx module of SPI-4.2 core writes 64-bit data word and 14-bit header information from the user interface into asynchronous FIFO and transmits DDR(Double Data Rate) data over PL4 interface. Rx module of SPI-4.2 core operates in vice versa. Tx and Rx modules of SPI-4.2 core are designed to support maximum 256-channel and control the bandwidth allocation by configuring the calendar memory. Automatic DIP4 and DIP-2 parity generation and checking are implemented within the designed core. The designed core uses Xilinx ISE 5.li tool and is described in VHDL Language and is simulated by Model_SIM 5.6a. The designed core operates at 720Mbps data rate per line, which provides an aggregate bandwidth of 11.52Gbps. SPI-4.2 interface core is suited for line cards in gigabit/terabit routers, and optical cross-connect switches, and SONET/SDH-based transmission systems.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

그리고 원활한 패킷 처리를 위해 PCW (Payload Control Word)와 다음 PCW와는 16바이트의 이상의 간격으로 생성해야 하는데, 16바이트미만의 작은 크기의 패킷이 입력되었을 때 많은 오버헤드로 인한 성능 저하가 발생한다[12][13]. 본설계에서는 작은 크기의 패킷이 입력되었을 때 생성되는 ICW(Idle Control Word)패킷의 생성을 제한하여 작은 크기 패킷의 오버 헤드를 줄이는 방안을 모색하여 설계하였다.

제안 방법

된다. Calendar Memory와 동기하여 입력되는 FIFO 상태 정보가 어느 채널의 정보인지 확인하고 Status Bank Memory 모듈에 업데이트하여 채널 정보를 관리한다. Channel FIFO Information Buffer Register 모듈은 FIFO 상태 정보가 변경된 FIFO 상태 뱅크와 업데이트된 채널 주소를 상위계중으로 전송하는 역할을 한다.
DDR 인터페이스를 통해 입력되는 패킷을 재조립하여 상위계층으로 전송하기 위해 파이프라인방식의 데이터 패스를 구현하였다. 유입되는 PCW 와 ICW 패킷을 이용하여 14비트의 헤더 정보를 생성하고, PDW를 이용하여 64비트의 데이터 정보를 생성한다.
고속으로 인터페이스 되며, 인터페이스로서 병목현상을 방지하기 위하여 데이터 패스를 파이프라인방식으로 구성하였다. 총 8단의 파이프라인을 구성하여 FIFO에서 데이터를 읽어들인 후 다음상태를 확인하여 연속적인 데이터 전송을 실행한다.
현재 전송되고 있는 데이터가 유효한 데이터임을 알리는 SnkFFValid가 활성하게 된다. 그리고 패킷 재조립과정에서 발생된 에러 정보인 SnkFFPayloadErr, SnkFFDIP4Err, SnkBusErr정보를 전송하여 현재 전송되는 패킷의 에러 유무를 전송한다. 상위 계층으로부터 SnkStat 신호를 통해 유입된 뱅크구조의 상위 FIFO 상태정보를 입력받아 상태 뱅크 메모리를 업데이트하고 캘런더 메모리와 같은 동기로 기설정된 Calendar_Len을 Calendar_M 번의 주기만큼 RStat 신호를 통해서 전송하게 된다.
본 논문에서는 시스템 패킷 인터페이스 4레벨 2 단계(SPIN.2)에 대한 연구와 성능평가 결과를 기반으로하여 짧은 길이의 패킷이 입력되었을 때, 적은 오버헤드를 발생할 수 있게 설계하였다. 그리고 가변길이 패킷에대한 처리도 가능하다.
본 연구에서는 OC-192 ATM과 POS (Packet Over SONET/SDH), 그리고 10Gb/s 이더넷을 통한 패킷 또는 셀 전송을 위한 물리계충소자와 링크계층소자 간의 인터페이스인 시스템 패킷 인터페이스(SPI42)에 대한 연구와 SPI-4.2 인터페이스 코어를 VHDL언어를 사용하여 설계하였고, Model_ Sim 5.6a를 이용하여 시뮬레이션 하였다.
데이터 패스를 구현하였다. 유입되는 PCW 와 ICW 패킷을 이용하여 14비트의 헤더 정보를 생성하고, PDW를 이용하여 64비트의 데이터 정보를 생성한다. 데이터 생성에는 4개의 PDW가 필요하게 된다.
유입되어온 64비트의 데이터 패킷과 14비트의 헤더 정보를 조합하여 FIFO에 저장하고, FIFO에 데이터가 존재할 경우 Transmit FSM은 데이터 요구 신호를 발생하여 데이터를 읽어들인 후 헤더 정보를 확인하여 Header Encoding 모듈과 Control Word Generation 모듈에서 새로운 컨트롤 워드를 생성하여 Prefetch 레지스터에 저장하고 64비트의 데이터 정보를 4개의 워드로 나누어 Data Path 모듈에 전송하여 데이터를 전송가능한 데이터로 변환하고 Prefetch 레지스터에 저장하게 된다. DIP-4 Cal 모듈에서는 전송되어질 데이터를 DIPS 계산하여 다음에 보내질 컨트롤 워드에 추가한다.
그리고, 데이터 패킷의 정보를 가지고있는 PCW와 ICW의 생성으로 오버헤드가 발생하게 되는데 이러한 오버헤드의 처리를 위하여 Freeze신호를 발생시킨다. 이와 같이 3개의 Freeze 신호를 통하여 파이프라인을 중재하여 데이터 패스를 구현하였다. 그림 7은 파이프라인의 방식의 데이터 패스를 보여주고 있다.
TxSync 신호를 확인하고 SrcFFAddr, SrcFFData, SrcFFMod, SrcFFSop, SrcFFEop, SrcFFErr, 정보가 SrcFFWrEn_n 신호가 활성되었을때 데이터를 입력받게된다. 입력받은 데이터를 FIFO에 저장하여 FIFO가 비어있지 않을때 데이터를 읽어들여 SrcFFData를 4개의 워드로 나누고, 부가정보를 이용하여 PCW정보를 생성하여 파이프라인 방식으로 처리하면서 최종적으로 TData신호와 TCtrl 신호에 데이터를 전송하게되고 FIFO에 데이터가 없을 경우 ICW를 생성하여 전송하게 된다.
입력받은 상태비트를 통해서 Sync를 활성하고, DIP-2 에러 정보를 이용하여 특정 회수만큼의 에러 검출시 Sync를 비활성한다. 캘런더 정보를 확인하여 현재 입력되어온 FIFO 정보가 어떤 포트의 정보인지를 확인하여 흐름제어를 한다.
구성하였다. 총 8단의 파이프라인을 구성하여 FIFO에서 데이터를 읽어들인 후 다음상태를 확인하여 연속적인 데이터 전송을 실행한다. 각 단계를 지나면서 데이터 패킷의 컨트롤 정보를 생성한다.
입력받은 상태비트를 통해서 Sync를 활성하고, DIP-2 에러 정보를 이용하여 특정 회수만큼의 에러 검출시 Sync를 비활성한다. 캘런더 정보를 확인하여 현재 입력되어온 FIFO 정보가 어떤 포트의 정보인지를 확인하여 흐름제어를 한다. 입력되어 온 FIFO 정보는 뱅크 구조의 메모리 블록에 항상 업데이트 하게 된다.

데이터처리

그리고 가변길이 패킷에대한 처리도 가능하다. SPL4모듈의 설계는 Xilinx ISE 5.1i 툴을 이용하여 V버DL 언어로 설계하였고, 설계모듈의 검증은 Mod인Sim 5.6a 를 이용하여 시뮬레이션 하였다. 짧은 길이 패킷에대해 적은 수의 오버헤드를 확인할 수 있었다.

성능/효과

2Gb/s전송율을 지원한다. 설계한 모듈은 라인당 720Mbps를 지원하여 총 대역폭이 11, 52Gb/s 의 전송율을 나타내어 더욱 안정적으로 패킷을 인터페이스 할 수 있다. 설계 면적 또한 PL4 v5.

후속연구

추가적으로 10Gb/s의 지원을 위해 설계모듈은 라인당 622Mbps를 지원해야 한다. 설계 모듈은 라인당 720Mbps를 지원하여 관련 웅용분야에서 사용이 가능할 것으로 사료된다.

참고문헌 (13)

'The Voice of the Future: Next Generation Networks', ATM Form, July. 2002
'Common Switch Interface Specification-L1', ATM Form, August 2001
'System Packet Interface Level 4(SPI-4) Phase 2 : OC-192 System Interface for Physical and Link Layer Devices.', OIF, January. 2001
'Streaming Interface(NPSI) Implementation Agreement,' NPF, October. 2002
'SPI-4.2(PU) Core V5.2' Xilinx, January. 2003
'CoreEI SPI-4 Phase 2 Interface Core(CC401)', Paxonet Communications, Inc., May 2003
'POS-PHY Level 4 MagaCore Optimization for the Intel IXP2800 Network Processor', White Paper, April 2003
'SPI-4.2 Interoperability with the Intel IXF1110 in Stratix GX devices', Altera Corp., May 2003
'SPI-4.2 Interoperability with PMC-Sierra XENON Family in Stratix GX devices', Altera Corp., May 2003
'ORCA ORSPI4 - Dual SPI4 Interface and High-Speed SERDES FPSC', Lattice Semiconductor Corp., Jan. 2004
'OIF Electrical Interfaces', OIF, 2001
박노식, 손승일, 최익성, 이범철, 'System Packet Interface 모듈의 성능평가', 한국인터넷정보학회 추계 학술발표 논문집, pp247-250, November 2003
박노식, 손승일, 최익성, 이범철 'SPI-4.2 프로토콜을 사용한 PHY-LINK 계층간의 데이터 전송 성능평가', 해양정보통신학회 논문집 8권 3호

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증