[논문]SRAM소자의 Cell Latch-up 효과에 대한 해석 연구

이흥주; 이준하

SRAM소자의 Cell Latch-up 효과에 대한 해석 연구
A Study of Cell Latch-up Effect Analysis in SRAM Device 원문보기

반도체 소자 면적의 축소에 따라 중성자의 소프트 에러율은 집적회로 설계시 큰 문제점으로 대두되고 있다. 고전류 중성자 빔에 의한 가속 실험에서, 래치-업 현상은 소프트 에러 발생율의 정확한 예측을 방해하는 요소로 작용하고 있다. 본 연구는 SRAM 소자의 SER 가속 실험시 발생하는 래치-업에 대한 효과를 분석하였다. 2차원 소자 시뮬레이터를 이용한 시뮬레이션 환경하에서의 결과 깊은 p-well 구조의 기판이 이중 또는 삼중 well 구조에 비하여 양호한 래치-업 방지 효과를 나타내었다. 또한 접지에 대한 $V_{DD}$ 전력선까지의 거리를 최소화하는 것이 효과적인 설계 기법으로 평가되었다.

A soft error rate neutrons is a growing problem fur terrestrial integrated circuits with technology scaling. In the acceleration test with high-density neutron beam, a latch-up prohibits accurate estimations of the soft error rate (SER). This paper presents results of analysis for the latch-up characteristics in the circumstance corresponding to the acceleration SER test for SRAM. Simulation results, using a two-dimensional device simulator, show that the deep p-well structure has better latch-up immunity compared to normal twin and triple well structures. In addition, it is more effective to minimize the distance to ground power compared with controlling a path to the $V_{DD}$ power.

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문제 정의

본 논문에서는 2차원 소자 시뮬레이션을 이용하여 SRAM의 n-SER 측정 시 발생하는 latch-up 특성을 분석하였다. 다양한 세대의 SRAM에 대한 SER latch-叩 특성의 분석을 통하여, SER latch-up 발생 방지에 효과적인 well 구조를 제시하였다.

가설 설정

SER latch-up 시뮬레이션은 복잡한 핵반응을 생략하고, 2차원 소자 시뮬레이터인 MEDICI를 이용하여 특정경로에 e-h pair를 직접 발생시키는 간략화된 방법으로 진행되었다. E-h pair 발생 경로는 latch-up 발생이 가장 취약한 부분을 시뮬레이션을 통해 선택하여 진행하였으며 , e-h pair 발생량은 이차 입자들의 에너지 손실 중 가장 큰 경우를 대표값으로 하고, 이 에너지가 모두 e-h pair를 생성하는데 사용된다고 가정하여 구현하였다 [4].

제안 방법

적용하였다. SER latch-up 시뮬레이션은 복잡한 핵반응을 생략하고, 2차원 소자 시뮬레이터인 MEDICI를 이용하여 특정경로에 e-h pair를 직접 발생시키는 간략화된 방법으로 진행되었다. E-h pair 발생 경로는 latch-up 발생이 가장 취약한 부분을 시뮬레이션을 통해 선택하여 진행하였으며 , e-h pair 발생량은 이차 입자들의 에너지 손실 중 가장 큰 경우를 대표값으로 하고, 이 에너지가 모두 e-h pair를 생성하는데 사용된다고 가정하여 구현하였다 [4].
Well 형태는 그림 3을 기본으로 하여 twin well, triple weill (n/p-well보다 깊은 곳에 deep n-well이 존재하는 형태), 그리고 에피 웨이퍼(twin well을 사용하지만 well 보다 깊은 영역에 p-type 에피층을 가진 웨이퍼)를 사용한 경우 등 세 가지의 구조를 적용하였다. SER latch-up 시뮬레이션은 복잡한 핵반응을 생략하고, 2차원 소자 시뮬레이터인 MEDICI를 이용하여 특정경로에 e-h pair를 직접 발생시키는 간략화된 방법으로 진행되었다.
다양한 세대의 SRAM에 대한 SER latch-叩 특성의 분석을 통하여, SER latch-up 발생 방지에 효과적인 well 구조를 제시하였다.
이러한 과정의 상호 상승작용으로 전류량을 증폭시켜 latch-up이 발생되게 된다[2, 3]. 본 논문에서는 그림 2와 같이 SRAM cell의 n/p-well bias 접촉 (contact) 거리와 well 형태에 따른 SER latch-up 특성을 시뮬레이션을 통하여 분석하였다.

데이터처리

있다. 세대별 소자 평가에서는 구조에 따른 크기가 고정되어있기 때문에 차이를 명확히 분석하기 위하여 e-h pair 양의 크기를 변화 시켜가며 시뮬레이션을 진행하였으며, latch-up이 발생하기 시작하는 e-h pair 양 즉 임계량을 기준으로 비교하였다. 임계량이 상대적으로 작으면 SER latch-up에 취약하다고 판단할 수 있다.

성능/효과

0X 1018 cmT으로 도핑된 p-type 에피층으로 인하여 p- well 저항이 낮아져서 접촉(contact) 거리가 커지더라도 p-well의 위치에 따른 전압 변동이 작아지기 때문이다 [5]. Twin well과 triple well은 비슷한 경향성을 보이며 둘 다 LSS 및 LDD가 짧을수록 유리하였고, 한쪽이라도 cell 마다 전압이 직접 인가될 정도로 거리가 짧으면 latch-up이 발생하지 않았으며 latch-up immunity가 크게 증가함을 알 수 있었다. 접촉(contact) 거리 변화에 따른 triple well 과 twin well의 결과를 비교해 보면 triple well이 다소 유리함을 알 수 있다.
Well 형태별로 well bias 접촉(contact) 까지의 거리(Vss까지의 거리: LSS, Vdd까지의 거리: LDD)들의 변화에 대한 결과이다. latch-up immunity 측면에서 에피 웨이터를 사용한 경우에 가장 우수한 특성을 나타내었는데 well bias 접촉(contact) 까지의 거리에 관계 없이 latch-up이 발생하지 않았다. 이것은 1.
에피 웨이퍼의 경우에는 well bias 접촉(contact) 까지의 거리에 관계없이 latch-up이 발생하지 않아 SER latch-up 측면에서 가장 우수하다고 할 수 있으며, triple well이나 twin well의 경우에는 접촉(contact) 거리가 짧을수록 좋으나, 적어도 한쪽 well 만이라도 각 cell마다 전압을 선택하는 것이 보다 효과적이다. 에피 웨이퍼 대신 deep p-well< 사용한 경우에도 0.12 卩m세대에서는 deep n-well을 적용한 것보다는 약 1.7배 좋아짐을 알 수 있었다.

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