$\require{mediawiki-texvc}$
  • 검색어에 아래의 연산자를 사용하시면 더 정확한 검색결과를 얻을 수 있습니다.
  • 검색연산자
검색연산자 기능 검색시 예
() 우선순위가 가장 높은 연산자 예1) (나노 (기계 | machine))
공백 두 개의 검색어(식)을 모두 포함하고 있는 문서 검색 예1) (나노 기계)
예2) 나노 장영실
| 두 개의 검색어(식) 중 하나 이상 포함하고 있는 문서 검색 예1) (줄기세포 | 면역)
예2) 줄기세포 | 장영실
! NOT 이후에 있는 검색어가 포함된 문서는 제외 예1) (황금 !백금)
예2) !image
* 검색어의 *란에 0개 이상의 임의의 문자가 포함된 문서 검색 예) semi*
"" 따옴표 내의 구문과 완전히 일치하는 문서만 검색 예) "Transform and Quantization"
쳇봇 이모티콘
안녕하세요!
ScienceON 챗봇입니다.
궁금한 것은 저에게 물어봐주세요.

논문 상세정보

차동 커패시터 커플링을 이용한 연속근사 ADC

Differential Capacitor-Coupled Successive Approximation ADC

초록

본 논문에서는 CCD 이미지 처리를 위한 최대 15MS/s의 속도의 중저속 아날로그-프론트 엔드(analog-front end, AFE)에서 사용될 수 있는 연속근사 ADC(Successive Approximation ADC, SA-ADC)의 설계를 제안한다. 파이프라인 ADC와 달리 SA-ADC는 동작주파수의 변화에 따른 전력소모의 스케일링(scaling) 효과가 크므로 저속에서 중속에 이르는 넓은 범위의 가변 데이터 처리 속도의 응용에 매우 효과적이다. 제안하는 설계는 입력 신호의 샘플링 동작을 내부 DAC(sub-DAC)로부터 따로 분리한 후, 커패시터 커플링을 통해 차동 결합함으로써 신호경로에 이르는 부하를 크게 줄이는 "차동 커패시터 커플링 기법"의 도입, 연속근사의 기법적 측면에서 signed 구조를 활용하여 데이터 변환주기 이전에 홀드된 입력신호로부터 미리 MSB(sign bit)를 결정함으로써 1사이클의 변환주기를 절약하고 내부 DAC의 하드웨어를 1비트 줄이는 구조와 같은 특징을 갖고 있다. 본 설계는 3.3V $0.35{\mu}m$ CMOS 공정으로써 설계하고 Spectre 시뮬레이션을 이용하여 그 특성을 분석함으로써 CCD 아날로그 프론트-엔드에 적용될 수 있음을 입증하였다.

Abstract

This paper presents a design of the successive approximation ADC(SA-ADC) applicable to a midium-low speed analog-front end(AFE) for the maximum 15MS/s CCD image processing. SA-ADC is effective in applications ranging widely between low and mid data rates due to the large power scaling effect on the operating frequency variations in some other way of pipelined ADCs. The proposed design exhibits some distinctive features. The "differential capacitor-coupling scheme" segregates the input sampling behavior from the sub-DAC incorporating the differential input and the sub-DAC output, which prominently reduces the loading throughout the signal path. Determining the MSB(sign bit) from the held input data in advance of the data conversion period, a kind of the signed successive approximation, leads to the reduction of the sub-DAC hardware overhead by 1 bit and the conversion period by 1 cycle. Characterizing the proposed design in a 3.3 V $0.35-{\mu}m$ CMOS process by Spectre simulations verified its validity of the application to CCD analog front-ends.

저자의 다른 논문

참고문헌 (17)

  1. A. Rossi and G. Fucili, "Nonredundant successive approximation register for A/D converters," Electron.Lett., vol. 32, pp. 1055-1057, June 1996 
  2. C. Jun, R. Feng, X. Mei-hua, "IC Design of 2Ms/s 10-bit SAR ADC with Low Power," High Density packaging and Microsystem Integration, 2007. HDP '07. Int. Symp. pp. 1-3, June 2007 
  3. N. Verma and A. P. Chandrakasan, "An Ultra Low Energy 12-bit Rate-Resolution Scalable SAR ADC for Wireless Sensor Nodes," IEEE J. Solid-State Circuits, vol. 42, NO.6, June 2007 
  4. T. Yoshida, M.Akagi, M. Sasaki and A. Iwata, "A 1V supply successive approximation ADC with rail-to-rail input voltage range," IEEE Int. Symp. Circuits and Systems, 2005, vol. 1, pp. 192-195 
  5. B. P. Ginsburg and A. P. Chandrakasan, "500-MS/s 5-bit ADC in 65-nm CMOS With Split Capacitor Array DAC," IEEE J . Solid-State Circuits, vol. 42, NO. 4, April 2007 
  6. B. P. Ginsburg and A. P. Chandrakasan, "Dual Time-Interleaved Successive Approximation Register ADCs for an Ultra-Wideband Receiver," IEEE J. Solid-State Circuits, vol. 42, NO. 2, February 2007 
  7. J. Marjonen, R. Alaoja, H. Ronkainen, M. Aberg, "Low power successive approximation A/D converter for passive RFID tag sensors," Baltic Electronics Conf., 2006 Int., pp. 1-4, October 2006 
  8. G. Promitzer, "12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1MS/s," IEEE J . Solid-State Circuits, vol. 36, NO. 7, July 2001 
  9. S. Mortezapour and E. K. F. Lee, "A 1-V, 8-Bit Successive Approximation ADC in Standard CMOS Process," IEEE J. Solid-State Circuits, vol. 35, NO. 4, April 2000 
  10. K. Dabbagh-Sadeghipour, K. Hadidi, A. Khoei, "A New Architecture for Area and Power Efficient, High Conversion Rate Successive Approximation ADCs," Circuits and Systems, 2004. NEWCAS 2004., pp. 253-256, June 2004 
  11. Chi-Sheng Lin and Bin-Da Liu, "A New Successive Approximation Architecture for Low-Power Low-Cost CMOS A/D Converter," IEEE J . Solid-State Circuits, vol. 38, NO. 1, January 2003 
  12. E. Culurciello and A. Andreou, "AN 8-BIT, 1MW SUCCESSIVE APPROXIMATION ADC IN SOI CMOS," Circuits and Systems, 2003. ISCAS '03. Proceedings of the 2003 Int. Symp., vol. 1, pp. 301-304, May 2003 
  13. Sheung Yan Ng, B. Jalali, P. Zhang, J. Wilson and M. Ismail, "A low-voltage CMOS 5-bit 600MHz 30mW SAR ADC for UWB wireless Receivers," Circuits and Systems, 2005. 48th Midwest Symp., vol. 1, pp. 187-190, August 2005 
  14. A. M. Abo and P. R. Gray, "A 1.5-V 10bit 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter," IEEE J . Solid-State Circuits, vol. 34, pp.599-606, May 1999 
  15. Lei Wang, Junyan Ren, Wenjing Yin, Tingqian Chen, Jun Xu, "A High-Speed High-Resolution Low-Distortion CMOS Bootstrapped Switch," Circuits and Systems, 2007. ISCAS 2007. IEEE Int. Symp., pp. 1721-1724, May 2007 
  16. 이승훈, 김범섭, 송민규, 최중호, CMOS 아날로그/혼성모드 집적시스템 설계(상) . 시그마프레스, 1999, pp.308-311 
  17. 이승훈, 김범섭, 송민규, 최중호, CMOS 아날로그/혼성모드 집적시스템 설계(하) . 시그마프레스, 1999, pp.120-130 

이 논문을 인용한 문헌 (0)

  1. 이 논문을 인용한 문헌 없음

원문보기

원문 PDF 다운로드

  • ScienceON :

원문 URL 링크

원문 PDF 파일 및 링크정보가 존재하지 않을 경우 KISTI DDS 시스템에서 제공하는 원문복사서비스를 사용할 수 있습니다. 원문복사서비스 안내 바로 가기

상세조회 0건 원문조회 0건

DOI 인용 스타일