[논문]차동 커패시터 커플링을 이용한 연속근사 ADC

양수열; 모현선; 김대정

차동 커패시터 커플링을 이용한 연속근사 ADC
Differential Capacitor-Coupled Successive Approximation ADC 원문보기

전기전자학회논문지 = Journal of IKEEE, v.14 no.1, 2010년, pp.8 - 16

양수열 (국민대학교 전자공학부) , 모현선 (국민대학교 전자공학부) , 김대정 (국민대학교 전자공학부)

초록
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본 논문에서는 CCD 이미지 처리를 위한 최대 15MS/s의 속도의 중저속 아날로그-프론트 엔드(analog-front end, AFE)에서 사용될 수 있는 연속근사 ADC(Successive Approximation ADC, SA-ADC)의 설계를 제안한다. 파이프라인 ADC와 달리 SA-ADC는 동작주파수의 변화에 따른 전력소모의 스케일링(scaling) 효과가 크므로 저속에서 중속에 이르는 넓은 범위의 가변 데이터 처리 속도의 응용에 매우 효과적이다. 제안하는 설계는 입력 신호의 샘플링 동작을 내부 DAC(sub-DAC)로부터 따로 분리한 후, 커패시터 커플링을 통해 차동 결합함으로써 신호경로에 이르는 부하를 크게 줄이는 "차동 커패시터 커플링 기법"의 도입, 연속근사의 기법적 측면에서 signed 구조를 활용하여 데이터 변환주기 이전에 홀드된 입력신호로부터 미리 MSB(sign bit)를 결정함으로써 1사이클의 변환주기를 절약하고 내부 DAC의 하드웨어를 1비트 줄이는 구조와 같은 특징을 갖고 있다. 본 설계는 3.3V $0.35{\mu}m$ CMOS 공정으로써 설계하고 Spectre 시뮬레이션을 이용하여 그 특성을 분석함으로써 CCD 아날로그 프론트-엔드에 적용될 수 있음을 입증하였다.

Abstract ▼ AI-Helper

This paper presents a design of the successive approximation ADC(SA-ADC) applicable to a midium-low speed analog-front end(AFE) for the maximum 15MS/s CCD image processing. SA-ADC is effective in applications ranging widely between low and mid data rates due to the large power scaling effect on the operating frequency variations in some other way of pipelined ADCs. The proposed design exhibits some distinctive features. The "differential capacitor-coupling scheme" segregates the input sampling behavior from the sub-DAC incorporating the differential input and the sub-DAC output, which prominently reduces the loading throughout the signal path. Determining the MSB(sign bit) from the held input data in advance of the data conversion period, a kind of the signed successive approximation, leads to the reduction of the sub-DAC hardware overhead by 1 bit and the conversion period by 1 cycle. Characterizing the proposed design in a 3.3 V $0.35-{\mu}m$ CMOS process by Spectre simulations verified its validity of the application to CCD analog front-ends.

주제어

AI 본문요약
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가설 설정

SA-ADC는 커패시터 배열로써 구성되는 내부 전하 재분배 DAC의 구조 상 동전력(dynamic power) 소모가 지배적이므로 동전력만 소모하고, 파이프라인 ADC는 아날로그 회로의 구조 상 상대적으로 더 큰 정전력(static power) 소모와 함께 동전력 소모가 있는 것을 가정하여, 전력소모를 식 (1)과 같이 모델링 하였다.
여기서 W_S 및 W_D는 각각 최대 동작주파수에서의 정전력소모 및 동전력소모의 가중치로서 WS가 60% 이상임을 가정하였다. 동전력소모의 경우 주파수의 변화에 따라 전력소모가 스케일링이 되지만, 정전력소모는 최대 동작 주파수에 전류를 고정시키므로 가변주파수 영역에서 스케일링 되지 못한다.

제안 방법

넓은 주파수 범위를 가지는 최대 15MS/s 정도의 중저속 데이터 변환을 위해 파이프라인 ADC 등의 다른 구조에 비해 동작주파수 변화에 따른 전력소모의 스케일링 효과가 큰 연속근사 ADC(SA-ADC)를 설계하였다. 고속의 동작을 위해, 차동 커패시터 커플링 기법, sign 비트(MSB)의 분리와 같은 새로운 구조를 효과적으로 적용하였다. 세부적으로는 클록주기 결정 요소인 비교기의 성능향상을 위한 출력 오프셋 제거기법, 내부 기생 커패시터 및 스위치 저항의 신호 의존성에 따른 비선형성을 개선하기 위한 부트스트랩 (bootstrap) 스위치의 사용 등을 제시하였다.
이를 극복하기 위해 SHA의 부하를 줄이고 AFE의 VGA에서 출력되는 신호를 처리하기 위해 샘플링 커패시터를 따로 내부 DAC와 비교기 중간에 위치시키는 것을 제안하였다. 그리고 15 MS/s 속도에서 비교 구간에서의 시간적 여유를 확보하기 위해 signed 구조를 채택하여 데이터 변환 구간 이전에 미리 MSB (sign bit)를 결정하기 위해서 비교기 한 개를 추가하였다. 이를 통해 10 bit 이진가중치(binary weighted) 커패시터 배열이 아닌 9 bit 이진가중치 커패시터 배열로 설계할 수 있어서 커패시터 면적을 절반 가까이 줄일 수 있으며, 전력소모 측면에서도 이득을 볼 수 있다.
입력 신호의 선형성을 높이고 스위치의 ON 저항과 기생 커패시터를 최소화하기 위해 부트스트랩 NMOS 스위치를 사용하였다. 그리고 kT/C 열 잡음이 ADC 해상도에 미치는 영향을 고려하여 C_c를 400 [fF]으로 설계하였다.
넓은 주파수 범위를 가지는 최대 15MS/s 정도의 중저속 데이터 변환을 위해 파이프라인 ADC 등의 다른 구조에 비해 동작주파수 변화에 따른 전력소모의 스케일링 효과가 큰 연속근사 ADC(SA-ADC)를 설계하였다. 고속의 동작을 위해, 차동 커패시터 커플링 기법, sign 비트(MSB)의 분리와 같은 새로운 구조를 효과적으로 적용하였다.
이러한 구조는 정밀도를 높이고 고속 동작이 가능하며, 특히 킥백 (kickback) 잡음에 의한 영향을 최소화하기 위한 것이다. 마지막 SR 래치 단은 클록에 따라 래치 단 출력 데이터를 유효하게 유지하도록 설계하였다.
본 논문에서 제안한 SA-ADC의 전체 구조는 그림 5와 같이 기존의 구조처럼 SHA, 내부 DAC, SAR 및 비교기가 궤환 구조로서 이루어져 있고, 추가적으로 내부 DAC로부터 입력 신호 샘플부분을 분리하여 내부 DAC와 비교기 사이에서 커플링 블록이 있으며, SHA로부터 입력 신호를 받는 별도의 비교기로써 구성되어 있다.
본 논문에서는 한주기 동안 유효한 데이터를 얻기 위해 이중샘플링 SHA를 사용하였다. 그림 8은 본 논문의 SA-ADC에 사용된 이중샘플링 SHA의 구조를 단일 모드의 형태로서 나타낸 것으로서, MOS 스위치, 샘플링 커패시터, 및 연산증폭기로써 구성된다.
본 논문의 유용성을 입증하기 위하여 3.3 V 0.35 μm CMOS 공정으로써 전체회로를 설계하였으며, Spectre 를 이용하여 그 특성을 확인하였다.
고속의 동작을 위해, 차동 커패시터 커플링 기법, sign 비트(MSB)의 분리와 같은 새로운 구조를 효과적으로 적용하였다. 세부적으로는 클록주기 결정 요소인 비교기의 성능향상을 위한 출력 오프셋 제거기법, 내부 기생 커패시터 및 스위치 저항의 신호 의존성에 따른 비선형성을 개선하기 위한 부트스트랩 (bootstrap) 스위치의 사용 등을 제시하였다. 본 설계의 유용성을 입증하기 위하여 0.
스위치의 ON/OFF 과정에서 발생하는 전하주입 (charge injection) 오차는 고정전압(대개, bottom plate에 연결)에 연결되어 있는 스위치를 조금 먼저 OFF 시키는 “bottom plate 샘플링” 방식을 써서 완화시켰고, 스위치의 ON 저항에서 발생하는 비선형성분은 상보(complementary) 스위치를 써서 비선형 특성을 줄였다.
이를 극복하기 위해 SHA의 부하를 줄이고 AFE의 VGA에서 출력되는 신호를 처리하기 위해 샘플링 커패시터를 따로 내부 DAC와 비교기 중간에 위치시키는 것을 제안하였다. 그리고 15 MS/s 속도에서 비교 구간에서의 시간적 여유를 확보하기 위해 signed 구조를 채택하여 데이터 변환 구간 이전에 미리 MSB (sign bit)를 결정하기 위해서 비교기 한 개를 추가하였다.
그러나 내부 DAC의 전체 커패시터가 기생성분보다 훨씬 크게 유지함으로써 이러한 오차를 최소화할 수 있다. 입력 신호의 선형성을 높이고 스위치의 ON 저항과 기생 커패시터를 최소화하기 위해 부트스트랩 NMOS 스위치를 사용하였다. 그리고 kT/C 열 잡음이 ADC 해상도에 미치는 영향을 고려하여 C_c를 400 [fF]으로 설계하였다.
그림 10에서 보는 바와 같이 더미(dummy) 커패시터를 포함해서 이진 가중치(binary weighted)를 가지는 커패시터 배열로써 구성되고 커패시터의 top plate에는 부트스트랩(boostrapped) NMOS 스위치를 연결하였다. 커패시터의 bottom plate에는 3개의 스위치에 각각 V_refp, V_refn, V_com을 연결하여 MSB의 부호와 전달되는 신호의 조합에 따라 선택 되도록 설계하였다.
이러한 특성으로 인해 SA-ADC는 중저속이면서 저전력과 작은 면적이 상대적으로 중요한 휴대용 의료 기기, 통신 시스템, 산업용 모니터 등과 같은 다양한 휴대용 및 공간 제약형 응용에 적합하다. 특히, 이미지 처리용 아날로그 프론트-엔드(analog-front end, AFE)의 경우 내부에 파이프라인 ADC가 주로 사용 되고 있으나, 본 논문에서는 최대 15MS/s이며 매우 넓은 동작주파수 영역을 갖는 AFE 응용을 염두에 두고 SA-ADC를 효과적으로 설계하였다.

이론/모형

공정 부정합(mismatch)으로 인한 비교기의 오프셋 전압을 제거하는 것은 고정밀 변환을 위한 필수 요소이다. 본 논문에서는 그림 13의 커패시터 및 스위치로써 프리앰프의 출력 오프셋 제거 기법을 사용하였다. PH1이 "high"인 구간에서 오프셋 커패시터에 프리앰프의 출력 오프셋 전압이 저장되고 PH2가 "high"인 구간동안에 출력 오프셋 전압이 상쇄된다.
스위치 OFF에 따른 신호 의존성 전하 주입(charge injection) 오차를 줄이기 위해 PH1보다 조금 더 빨리 OFF 되는 PH1E 클록을 사용하는 bottom plate 샘플링 방식을 활용하였다. PH1E 스위치 및 비교기 입력 단에서의 기생커패시턴스로 인한 신호 의존성 오차를 줄이기 위해 C_c 오른쪽에 공통 전압(아날로그 접지) V_com를 인가하였다.

성능/효과

이러한 동작으로 SHA는 샘플과 홀드를 반복한다. 결과적으로 이중샘플링 SHA는 시분할(time-interleaved) 동작을 하게 되어 한 주기 동안 유효한 데이터를 유지할 수 있다.
본 설계의 유용성을 입증하기 위하여 0.35-μm CMOS 공정으로써 회로를 구현하고 Spectre를 사용하여 검증한 결과, 10 bit 정도의 정밀도(accuracy)를 구현할 수 있는 수준의 정특성 및 동특성 결과를 얻었다.
입력 단에서 오프셋을 제거하는 기법에 비해, 프리 앰프 출력 단에 커패시터를 위치시켜 입력단의 부하를 줄일 수 있었고, 특히 프리앰프의 유한한 이득 때문에 발생하는 잔여(residue) 오프셋을 구조적으로 완전히 제거할 수 있었다.[16]
입력신호로 수렴하는 내부 DAC 전압이 인가되고, 사전앰프의 출력 전압이 반전되면서 클록의 최대 동작주파수에서 예측 값인 010101010이 출력되는 것을 확인할 수 있다.

후속연구

이 결과에서 제시하는 바와 같이 비트수의 증가에 따라 입력 신호에 대한 부하 커패시턴스가 증가하지 않고 일정하게 유지하는 구조(입력 고정부하 방식)가 가능하다면 더 높은 동작주파수를 구현할 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	SA-ADC의 장점은 무엇인가?	SA-ADC의 장점은 적은 전력 소모, 높은 해상도와 정확도, 작은 칩 면적, 그리고 해상도와 동작 속도의 좋은 상관관계이다. 그리고 대부분 동전력(dynamic power)을 소모하기 때문에 주파수에 따른 전력 소모의 스케일링 효과가 크다. 그러므로 중저속의 넓은 주파수 영역에서 동작이 필요한 응용에서는 파이프라인 ADC 등의 주파수 스케일링이 크지 못한 구조에 비해 전력 소모 측면에서의 장점을 가진다.
	SA-ADC가 응용되는 산업 분야는 어디인가?	이러한 특성으로 인해 SA-ADC는 중저속이면서 저전력과 작은 면적이 상대적으로 중요한 휴대용 의료 기기, 통신 시스템, 산업용 모니터 등과 같은 다양한 휴대용 및 공간 제약형 응용에 적합하다. 특히, 이미지 처리용 아날로그 프론트-엔드(analog-front end, AFE)의 경우 내부에 파이프라인 ADC가 주로 사용 되고 있으나, 본 논문에서는 최대 15MS/s이며 매우 넓은 동작주파수 영역을 갖는 AFE 응용을 염두에 두고 SA-ADC를 효과적으로 설계하였다.
	SA-ADC의 동작 원리는 어떠한가?	SA-ADC는 명칭에서 나타나듯이 이진 검색 연산 (binary search algorithm)을 수행한다. 동작 원리를 보면 첫 번째 사이클인 샘플 앤 홀드(sample and hold) 단계에서는 아날로그 입력신호 VA를 샘플하고 홀드하여 내부 DAC의 출력단에는 -VA가 생성된다. 다음의 전하 재분배 단계에서는 레지스터의 출력에따라 한비트씩 차례로 변경하면서 입력신호와의 차이를 결정함으로써 LSB까지의 데이터를 결정한다.[17]

참고문헌 (17)

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상세보기
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