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NTIS 바로가기정보처리학회논문지. The KIPS transactions. Part A. Part A, v.17A no.3, 2010년, pp.121 - 126
This paper proposes a low-power MOS current-mode logic circuit with the low voltage swing technology and the high-threshold sleep-transistor. The sleep-transistor is used to high-threshold voltage PMOS transistor to minimize the leakage current. The
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핵심어 | 질문 | 논문에서 추출한 답변 |
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CMOS 구조의 단점은 무엇인가? | [1] 일반적인 디지털 시스템에서 사용되는 CMOS 구조는 부하가 충·방전하는 동안에만 전력을 소모하므로 전력소모가 작다. 그러나 CMOS 구조의 전력소모는 동작 주파수가 증가함에 따라 부하의 충․방전 시간이 짧아지게 되고 전력소모는 동작 주파수가 증가함에 따라 선형적으로 증가하게 되며 출력신호 역시 기대하는 값을 얻을 수가 없다. 이러한 CMOS의 동작속도의 제한을 해결하기 위한 방법 중에 하나가 MOS 전류모드 논리회로 (MOS current-mode logic circuit)이다. | |
슬립 트랜지스터를 곱셈기에 적용하는 방법은 무엇이 있는가? | 슬립 트랜지스터를 곱셈기에 적용하는 방법으로, 네 가지로 방식으로 적용하여 특성을 분석하였다. 첫 번째 방법은 슬립 트랜지스터를 각각의 전가산기에 적용하는 방법이다. 이 방법은 각각의 전가산기를 제어할 수 있지만 추가되는 슬립 트랜지스터 수가 많다. 두 번째 방법은 슬립 트랜지스터를 각각의 부분 곱에 추가하는 방법이다. 이 방법은 각각의 전가산기를 제어할 수 없지만 첫 번째 방법에 비해 추가되는 슬립 트랜지스터의 수가 감소한다. 세 번째 방법은 전체 회로를 두 개의 블록으로 분할하여 두 개의 슬립 트랜지스터를 추가하는 방법이다. 네 번째 방법은 전체 회로에 하나의 트랜지스터를 추가하는 방법으로 트랜지스터의 적용과 제어를 쉽게 할 수 있다. 전체 회로의 하나의 슬립 트랜지스터를 이용하여 제어할 경우 이 슬립 트랜지스터의 크기는 전체 회로에 충분한 전류를 공급할 정도로 커야 한다. 슬립 트랜지스터의 크기와 적용 부분에 대한 것은 전체 회로에 미치는 전력소모, 전류, 동작속도를 고려하여 회로에 따라 달리 적용된다. | |
MOS 전류모드 논리회로의 전력소모면에서 장점은 무엇인가? | MOS 전류모드 논리회로는 작은 입력 캐패시턴스 값을 가져 고속동작을 하지만, CMOS 구조와 달리 정적전류(static current)를 사용하므로 CMOS 구조보다 전력소모가 크다. 그러나 MOS 전류모드 논리회로는 CMOS 구조와 달리 동작 주파수에 따른 전력소모가 선형적으로 증가 하지 않고, 동작 주파수의 증가에 관계없이 전력소모가 일정하게 유지되는 장점을 지니고 있어, 동작 주파수가 지속적으로 증가하게 되면 결과적으로 CMOS 구조 보다 전력소모가 작다[2-6]. 즉 MOS 전류모드 논리회로는 고속의 동작속도에서 저 전력소모를 필요로 하는 회로에 적합하다. |
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Masato Nagamatsu, et al, "A 15nS 32X32-bit CMOS Multiplier with an Improved Parallel Structure," Vol.25, pp.494-497, No.2, April, 1990.
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