[논문]0.357 ps의 해상도와 200 ps의 입력 범위를 가진 2단계 시간-디지털 변환기의 설계

박안수; 박준성; 부영건; 허정; 이강윤

0.357 ps의 해상도와 200 ps의 입력 범위를 가진 2단계 시간-디지털 변환기의 설계
A Design of 0.357 ps Resolution and 200 ps Input Range 2-step Time-to-Digital Converter 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.5=no.395, 2010년, pp.87 - 93

박안수 (건국대학교 전자정보통신공학부) , 박준성 (건국대학교 전자정보통신공학부) , 부영건 (건국대학교 전자정보통신공학부) , 허정 (건국대학교 전자정보통신공학부) , 이강윤 (건국대학교 전자정보통신공학부)

초록
AI-Helper

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.

Abstract ▼ AI-Helper

This paper presents a high resolution, wide input range 2-step time-to-digital converter used in digital PLL. TDC is used to compare the DPLL output frequency with reference frequency and should be implemented with high resolution to improve the phase noise of DPLL. The conventional TDC consists of delay line realized inverters, whose resolution is determined by delay time of inverter and transistor size, resulting in limited resolution. In this paper, 2-step TDC with phase-interpolation and Time Amplifier is proposed to meet the high resolution and wide input range by implement the delay time less than an inverter delay. The gain of Time Amplifier is improved by using the delay time difference between two inverters. It is implemented in $0.13{\mu}m$ CMOS process and the die area is $800{\mu}m{\times}850{\mu}m$ Current consumption is 12 mA at the supply voltage of 1.2 V. The resolution and input range of the proposed TDC are 0.357 ps and 200 ps, respectively.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 위상-인터폴레이션과 시간 증폭기로 구성되는 Coarse-Fine의 2단계 TDC를 제안하였다. Coarse TDC에서 인버터의 지연시간을 위상-인터폴 레이션 회로를 통해 더 세분화하였으며 세분화된 지연 시간을 시간 증폭기를 통해 넓게 증폭한 후 Fine TDC에서 다시 인버터와 위상-인터폴레이션를 이용함으로써 고해상도의 TDC를 구현하였다.
본 논문에서는 이와 같은 문제를 해결하고 자 위상- 인터폴레이션 기법과 시간 증폭기를 사용하여 2단계로 구성하여 고해상도와 넓은 범위를 가지는 새로운 구조의 TDC를 제안하였다.

제안 방법

제안하였다. Coarse TDC에서 인버터의 지연시간을 위상-인터폴 레이션 회로를 통해 더 세분화하였으며 세분화된 지연 시간을 시간 증폭기를 통해 넓게 증폭한 후 Fine TDC에서 다시 인버터와 위상-인터폴레이션를 이용함으로써 고해상도의 TDC를 구현하였다.
Coarse TDC에서 지연 라인과 위상-인터폴레이션 회로를 통해 매우 작은 값으로 지연된 입력 1들의 여러 노드들의 파형의 상승에지와 입력 2의 파형의 상승 에지를 여러 비교기에서 비교하여 출력된 온도계 코드를 2진수 코드로 변환하여 최종 출력한다. Coarse TDC는인버터 및 위상-인터폴레이션에 의해 해상도는 5 ps를가진다.
하지만 공정상 저항은 ±15%의 변화값을 가지게 되므로 설계에서는 이를 고려해야 한다. 따라서 공정상 저항이 변하더라도 자동으로 본래의 저항으로 보상해주는 튜닝 회로를 구성하여 위상-인터폴레이션 블록의 위상을 일정하게 유지하도록 설계하였다.
값이기 때문에 구현하기가 어렵다. 따라서 입력 1 과 입력 2를 모두 인버터의 지연시간을 가지게 하되 입력 1과 입력 2에 연결되는 인버터의 지연시간을 다르게 하여 두 인버터의 지연시간의 차이로 수ps의 지연시간을 구현하였다. 즉 입력1에 연결되는 인버터는 Toff의 지연 시간을 갖게 하며, 입력 2에 연결되는 인버터는 위 인버터보다 크기가 약간 큰 인버터를 사용하여 Toff + a의 지연시간을 갖게 하여 그 차이인 a를 구현하여 수ps의 지연시간을 갖도록 설계하였다.
시간 증폭기의 이득 높이기 위해 래치의 로딩 캐패시턴스를 높이는 데 래치의 출력 노드에 임의적으로 캐패시터를 연결하여 큰 로딩 캐패시턴스를 갖게 하였다.
위상-인터폴 레이션에서 구성되는 저항들은 줄력들이 일정한 시간 간격을 가질 수 있도록 서로 다르게 설정되며 각 저항들을 정확한 저항값을 가질 수 있도록 저항 튜닝 회로를 포함한다. 제안한 위상-인터폴레이션은 8-위상을 사용하여 40 ps 의 지 연 시간을 가진 두 파형을 입력받아 8개의 위상으로 세분화하여 5 ps의 지연시간을 가진 파형을 출력한다.
따라서 입력 1 과 입력 2를 모두 인버터의 지연시간을 가지게 하되 입력 1과 입력 2에 연결되는 인버터의 지연시간을 다르게 하여 두 인버터의 지연시간의 차이로 수ps의 지연시간을 구현하였다. 즉 입력1에 연결되는 인버터는 Toff의 지연 시간을 갖게 하며, 입력 2에 연결되는 인버터는 위 인버터보다 크기가 약간 큰 인버터를 사용하여 Toff + a의 지연시간을 갖게 하여 그 차이인 a를 구현하여 수ps의 지연시간을 갖도록 설계하였다.

대상 데이터

레이아웃이다. 0.13 pm CMOS 공정을 사용하였으며 전체 면적은 800 pm X 850 um 이다.
제안한 TDC는 0.13 ym CMOS 공정을 사용하였으며 전체 면적은 800 ym X 850 呻이다. 1.

성능/효과

13 ym CMOS 공정을 사용하였으며 전체 면적은 800 ym X 850 呻이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 다른 논문들과 비교하여 월등하게 높은 0.357 ps의 해상도와 200 ps 의 입 력범위를 가진다.
Tres는 TDC의 해상도이며 Fo는 TDC의 동작주파수, Pdc는 TDC의 소비 전력이다. 본 논문과 같은 공정 또는 더 작은 공정에서 설계된 TDC 보다 월등히 높은 성능을 구현하였다.

참고문헌 (6)

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상세보기
Dudek. P., Szczepanski, S., Hatfield. J.V., "A high-resolution CMOS time-to-digital converter utilizing a Vernier delay line", IEEE J.Solid-State Circuits, Vol. 35, Issue 2, pp. 240-247, February. 2000.

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Henzler. S., Koeppe. S., Lorenz. D., Kamp. W., Kuenemund. R., Schmitt-Landsiedel. D., "A Local Passive Time Interpolation Concept for Variation-Tolerant High-Resolution Time-to- Digital Conversion", IEEE J. Solid-State Circuits, Vol. 43, Issue 7, pp. 1666-1676, July 2008

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Minjae Lee, Abidi. A.A., "A 9 b, 1.25 ps Resolution Coarse-Fine Time-to-Digital Converter in 90 nm CMOS that Amplifies a Time Residue", IEEE J. Solid-State Circuits, Vol. 43, Issue 4, pp. 769-777, April 2008.

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Minjae Lee, Heidari. M. E., Abidi. A. A., "A Low-Noise Wideband Digital Phase-Locked Loop Based on a Coarse-Fine Time-to-Digital Converter With Subpicosecond Resolution", IEEEJ.Solid-State Circuits, Vol. 44, Issue 10, pp. 2808-2816, October. 2009.

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