[논문]Current Spreading Layer와 에피 영역 도핑 농도에 따른 4H-SiC Vertical MOSFET 항복 전압 최적화

안정준; 문경숙; 구상모

doi:10.4313/jkem.2010.23.10.767

Current Spreading Layer와 에피 영역 도핑 농도에 따른 4H-SiC Vertical MOSFET 항복 전압 최적화
Optimization of 4H-SiC Vertical MOSFET by Current Spreading Layer and Doping Level of Epilayer 원문보기

In this work, we investigated the static characteristics of 4H-SiC vertical metal-oxidesemiconductor field effect transistors (VMOSFETs) by adjusting the doping level of n-epilayer and the effect of a current spreading layer (CSL), which was inserted below the p-base region with highly doped n+ state ($5{\times}10^{17}cm^{-3}$). The structure of SiC VMOSFET was designed by using a 2-dimensional device simulator (ATLAS, Silvaco Inc.). By varying the n-epilayer doping concentration from $1{\times}10^{16}cm^{-3}$ to $1{\times}10^{17}cm^{-3}$, we investigated the static characteristics of SiC VMOSFETs such as blocking voltages and on-resistances. We found that CSL helps distribute the electron flow more uniformly, minimizing current crowding at the top of the drift region and reducing the drift layer resistance. For that reason, silicon carbide VMOSFET structures of highly intensified blocking voltages with good figures of merit can be achieved by adjusting CSL and doping level of n-epilayer.

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문제 정의

본 연구에서는 4H-SiC VMOSFET 소자를 설계하여 시뮬레이션을 통해 CSL 영역이 소자에 미치는 영향을 확인하였다. CSL 영역은 전자가 MOSFET 내부에서 고르게 흐르도록 하여, 드리프트층의 상단에 전류가 집약되는 것을 막아주는 역할을 하며, 결과적으로 온-저항과 항복 전압을 낮추어 주는 것으로 확인 되었다.
본 연구에서는 4H-SiC를 기반으로 수직형 MOSFET 소자를 설계하였다. 그리고 시뮬레이터를 이용하여, CSL (current spreading layer)가 VMOSFET (vertical metal-oxide-semiconductor field effect transistors) 내부의 온-저항과 항복 전압에 미치는 영향과 n형 에피층의 도핑 농도 변화에 따른 소자의 온-저항 및 항복 전압을 분석해 보았다.

제안 방법

4H-SiC VMOSFET 의 동작에 CSL 영역이 미치는 영향을 알아보기 위해, CSL 영역이 존재할 때와 존재하지 않을 때, 각 각, n형 에피층의 두께를 6.0µm 에서 12.0 µm 로 변화시키는 한편, n형 에피층 도핑 농도를 1×1016 cm-3 에서 1×1017 cm-3 까지 변화 시켜 VB, RON의 전기적 특성을 분석했다.
VMOSFETs 에 CSL 영역이 존재할 때와 존재하지 않을 때, 전기적 특성을 비교하기 위하여, 에피층의 도핑 농도를 5×1016 cm -3 으로 고정시키고, 두께를6 µm 에서 16 µm 로 변화시켰다.
n형 기판 (1×1019 cm-3) 위에 상대적으로 낮은 도핑 농도를 갖는 에피층 (5×1016 cm-3)을 형성하여, 항복 전압 (VB) 강하를 막았다.
본 연구에서는 4H-SiC를 기반으로 수직형 MOSFET 소자를 설계하였다. 그리고 시뮬레이터를 이용하여, CSL (current spreading layer)가 VMOSFET (vertical metal-oxide-semiconductor field effect transistors) 내부의 온-저항과 항복 전압에 미치는 영향과 n형 에피층의 도핑 농도 변화에 따른 소자의 온-저항 및 항복 전압을 분석해 보았다.
본 연구에서는 4H-SiC VMOSFET 구조를 설계하기 위해, 시뮬레이터로 Atlas사의 Silvaco-2D 를 사용하여 그림 1의 구조로 VMOSFET 을 설계하였다[5]. n형 기판 (1×10¹⁹cm^-3) 위에 상대적으로 낮은 도핑 농도를 갖는 에피층 (5×10¹⁶ cm^-3)을 형성하여, 항복 전압 (V_B) 강하를 막았다.

대상 데이터

2 eV)을 사용하였다. Gate는 poly-silicon (ɸ_P-Si: 4.8 eV)을, gate oxide로 SiO₂ (EBreakdown: 1 x 10⁷ V/cm 이상)을 사용하여 설계하였다.
p형 우물 하단에 위치하는 CSL 영역은 높은 도핑 농도 (5×10¹⁷cm^-3)를 가지며 전력용 소자의 전체 온-저항 (R_ON)을 감소시키는 역할을 한다. source와 drain은 금속 중 비교적 높은 일함수를 갖는 Ni (ɸ_Nickel: 5.2 eV)을 사용하였다. Gate는 poly-silicon (ɸ_P-Si: 4.

성능/효과

본 연구에서는 4H-SiC VMOSFET 소자를 설계하여 시뮬레이션을 통해 CSL 영역이 소자에 미치는 영향을 확인하였다. CSL 영역은 전자가 MOSFET 내부에서 고르게 흐르도록 하여, 드리프트층의 상단에 전류가 집약되는 것을 막아주는 역할을 하며, 결과적으로 온-저항과 항복 전압을 낮추어 주는 것으로 확인 되었다. 이것은 에피층의 두께와 도핑 농도가 증가시킴에 따라, 변화하는 V_B 와 R_ON 값을 분석하여 확인해 볼 수 있었으며, 이로 인해, 높은 V_B 와 FoM 을 갖는 최적화된 4H-SiC VMOSFET의 구조를 설계할 수 있음을 확인해 볼 수 있었다.
그림 7의 경우, 에피층의 두께가 6 µm 일 때, 에피 층의 도핑 농도를 1×10¹⁶ cm^-3 에서 1×10¹⁷ cm^-3 로 증가시키면서, FoM 값을 구한 것이다. CSL 영역이 존재하는 경우, 461 MW/cm² 에서 107.4 MW/cm² 로 감소하였으며, CSL 영역이 존재하지 않을 경우, 523.7 MW/cm² 에서 111.5 MW/cm² 로 감소하는 것을 확인할 수 있었다. 에피층의 두께와 도핑 농도의 변화에 따른 V_B 값의 변화량이 일정하기 때문에, FoM 값 또한 V_B와 유사한 경향성을 보이는 것을 확인할 수 있었다.
6 mΩ 로 감소하는 것을 확인할 수 있었다. CSL 영역이 존재하지 않을 경우, 에피층의 도핑 농도가 변화함에 따라 R_ON 는 11 mΩ 에서 2.7 mΩ 까지 감소하는 것을 확인할 수 있었다. 따라서 CSL 영역이 드리프트층의 저항을 감소시킬 뿐만 아니라, 아발란치 항복 전압 또한 감소시키는 것을 확인할 수 있었다.
의 변화를 나타낸 것이다. CSL 영역이 존재할 때, 에피층의 도핑 농도가 증가하면, R_ON 는 8.8 mΩ 에서 1.6 mΩ 로 감소하는 것을 확인할 수 있었다. CSL 영역이 존재하지 않을 경우, 에피층의 도핑 농도가 변화함에 따라 R_ON 는 11 mΩ 에서 2.
의 변화를 나타낸 것이다. CSL 영역이 존재할 때, 에피층의 두께가 증가하면, R_ON 는 2.2 mΩ 에서 33.6 mΩ 로 일정하게 증가하는 것을 확인할 수 있었다. CSL 영역이 존재하지 않을 경우, 에피층의 두께가 변화함에 따라 RON 는 3.
7 mΩ 까지 감소하는 것을 확인할 수 있었다. 따라서 CSL 영역이 드리프트층의 저항을 감소시킬 뿐만 아니라, 아발란치 항복 전압 또한 감소시키는 것을 확인할 수 있었다.
CSL 영역은 전자가 MOSFET 내부에서 고르게 흐르도록 하여, 드리프트층의 상단에 전류가 집약되는 것을 막아주는 역할을 하며, 결과적으로 온-저항과 항복 전압을 낮추어 주는 것으로 확인 되었다. 이것은 에피층의 두께와 도핑 농도가 증가시킴에 따라, 변화하는 V_B 와 R_ON 값을 분석하여 확인해 볼 수 있었으며, 이로 인해, 높은 V_B 와 FoM 을 갖는 최적화된 4H-SiC VMOSFET의 구조를 설계할 수 있음을 확인해 볼 수 있었다.

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