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구리 TSV의 열기계적 신뢰성해석
Thermo-mechanical Reliability Analysis of Copper TSV 원문보기

大韓溶接·接合學會誌 = Journal of the Korean Welding and Joining Society, v.29 no.1, 2011년, pp.46 - 51  

좌성훈 (서울과학기술대학교 NID 융합기술대학원) ,  송차규 (서울과학기술대학교 NID 융합기술대학원)

Abstract ▼ AI-Helper 아이콘AI-Helper

TSV technology raises several reliability concerns particularly caused by thermally induced stress. In traditional package, the thermo-mechanical failure mostly occurs as a result of the damage in the solder joint. In TSV technology, however, the driving failure may be TSV interconnects. In this stu...

주제어

#Through silicon via   #Thermal stress   #Thermal fatigue   #Thermo-mechanical reliability  

AI 본문요약
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문제 정의

  • 이것은 구리 본딩 패드의 소성변형율이 TSV 구조의 피로 수명을 향상시키기 위한 매우 중요한 인자임을 제시하고 있다. 따라서 본 연구에서는 구리 본딩 패드 영역에 대한 소성변형율 및 피로 수명에 대한 수치해석을 중점적으로 수행하였다.
  • TSV를 이용한 3D 적층 패키지 기술은 최근에 연구되고 있는 분야로서 실험 데이터 및 신뢰성 결과가 부족한 실정이다. 본 논문에서는 TSV 기술을 이용한 MCP 패키징에 대하여 비아의 직경, 비아 간의 피치, 본딩 패드 등의 영향이 TSV 구조의 열응력 및 열피로 수명에 미치는 영향을 분석함으로써 향후 TSV 기술을 이용한 패키지 개발의 방향을 제시하고자 하였다.
  • 본 논문에서는 TSV를 이용한 MCP 패키지의 열 기계적 신뢰성 문제를 예측하기 위하여 TSV의 응력을 해석하였다. 비아의 크기가 증가할수록 구리 비아 내부의 응력은 감소하게 된다.

가설 설정

  • 초기 온도인 125℃에서의 응력을 0 (free-stress)이라 하였다. 구리를 제외한 나머지 재료들은 등방성 탄성재료로 가정하였고, 패키지재료의 물성치인 탄성계수(E), 프아송비, 열팽창계수는 Table 1에 제시하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
TSV를 이용한 MCP 기술은 무엇인가? 최근에 차세대 패키징 기술로서 TSV를 이용한 3차원 적층 패키지 기술이 큰 주목을 끌고 있다. TSV를 이용한 MCP 기술은 여러 개의 기판 혹은 다른 종류의 칩들이 적층 형태로 패키징 되는 것이다. TSV 기술은 저전력, 고성능 및 패키지의 크기를 크게 줄일 수 있다는 여러 장점에도 불구하고, 신뢰성 문제 및 공정상의 여러 문제로 인하여 아직 상용화에는 이르지 못하고 있다.
TSV 기술의 장점은? TSV를 이용한 MCP 기술은 여러 개의 기판 혹은 다른 종류의 칩들이 적층 형태로 패키징 되는 것이다. TSV 기술은 저전력, 고성능 및 패키지의 크기를 크게 줄일 수 있다는 여러 장점에도 불구하고, 신뢰성 문제 및 공정상의 여러 문제로 인하여 아직 상용화에는 이르지 못하고 있다. TSV 기술에서는 실리콘 칩에 홀, 즉 비아(via)를 형성한 후 구리로 채워서 여러 개의 실리콘 칩을 적층하는 기술이 핵심이다.
TSV 기술에서는 실리콘 칩에 홀, 즉 비아(via)를 형성한 후 구리로 채워서 여러 개의 실리콘 칩을 적층하는 기술이 핵심인데 구리는 어떤 단점이 있는가? TSV 기술에서는 실리콘 칩에 홀, 즉 비아(via)를 형성한 후 구리로 채워서 여러 개의 실리콘 칩을 적층하는 기술이 핵심이다. 그러나 구리는 실리콘에 비하여 약 3배의 큰 열팽창계수를 갖고 있다. 따라서 구리 및 실리콘, 그리고 주위의 다른 패키지 재료와의 열팽창계수의 차이로 인한 열응력 및 열피로 파괴가 발생할 가능성이 매우 높다. 와이어 본딩 및 솔더를 사용하는 기존의 패키지에서는 주로 솔더 접합부에서 주기적인 변형에 의한 피로 파괴가 발생된다.
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참고문헌 (7)

  1. Seungmin Hyun and Changwoo Lee : TSV Core Technology for 3D IC Packaging, Journal of KWS, 27-3 (2009), 4-9 (in Korea) 

  2. T. Jiang, S. Luo :3D Integration-Present and Future, 2008 10th Electronics Packaging Technology Conference, (2008) 373-378 

  3. N. Tanaka, T. Sato, Y. Yamaji, T. Morifuji, M. Umemoto, K. Takahashi: Mechanical Effects of Copper Through-Vias in a 3D Die-Stacked Module, 2002 Electronic Components and Technology Conference, 473-479 

  4. J. Zhang, Max O. Bloomfield, J. Lu, R. J. Gutmann, and T. S. Cale: Modeling Thermal Stresses in 3-D IC Interwafer Interconnects, IEEE Transactions on Semiconductor Manufacturing, 19-4 (2006) 437-448 

    상세보기 crossref

  5. M.C. Hsieh and C. K. Yu: Thermo-mechanical Simulations For 4-Layer Stacked IC Packages, EuroSimE Conf., (2008) 1-7 

  6. N. Khan, V.S. Rao, S. Lim, H.S. We, V. Lee, Z.X. Wu, Y. Rui, L. Ebin, T.C. Chai, V. Kripesh, J. Lau : Development of 3D silicon module with TSV for system in packaging, in: Electronic Components and Technology Conference (2008) 550-555 

  7. X. Liu, Q. Chen, P. Dixit, R. Chatterjee, R. R. Tummala, and S. K. Sitaraman: Failure Mechanisms and Optimum Design for Electroplated Copper Through-Silicon Vias (TSV), 2009 Electronic Components and Technology Conference, 624-629 

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