TSV기술은 실리콘 칩에 관통 홀(through silicon via)을 형성하고, 비아 내부에 전도성 금속으로 채워 수직으로 쌓아 올려 칩의 집적도를 향상시키는 3차원패키징 기술로서, 와이어 본딩(wire bonding)방식으로 접속하는 기존의 방식에 비해 배선의 거리를 크게 단축시킬 수 있다. 이를 통해 빠른 처리 속도, 낮은 소비전력, 높은 소자밀도를 얻을 수 있다. 본 연구에서는 웨이퍼 레벨에서의 TSV 충전 경향을 조사하기 위하여, 실리콘의 칩 레벨에서부터 4" 웨이퍼까지 전해 도금법을 이용하여 Cu를 충전하였다. Cu 충전을 위한 도금액은 CuSO4 5H2O, H2SO4 와 소량의 첨가제로 구성하였다. 양극은 Pt를 사용하였으며, 음극은 $0.5{\times}0.5 cm^2{\sim}5{\times}5cm^2$ 실리콘 칩과 4" 실리콘 wafer를 사용하였다. 실험 결과, $0.5{\times}0.5cm^2$ 실리콘 칩을 이용하여 양극과 음극과의 거리에 따라 충전률을 비교하여 전극간 거리가 4 cm일 때 충전률이 가장 양호하였다. $5{\times}5cm^2$ 실리콘 칩의 경우, 전류 공급위치로부터 0~0.5 cm 거리에 위치한 TSV의 경우 100%의 Cu충전률을 보였고, 4.5~5 cm 거리에 위치한 TSV의 경우 충전률이 약 95%로 비아의 입구 부분이 완전히 충전되지 않는 경향을 보였다. 전극에서 멀리 떨어져있는 TSV에서 Cu 충전률이 감소하였으며, 안정된 충전을 위하여 전류를 인가하는 시간을 2 hrs에서 2.5 hrs로 증가시켜 4" 웨이퍼에서 양호한 TSV 충전을 할 수 있었다.
TSV기술은 실리콘 칩에 관통 홀(through silicon via)을 형성하고, 비아 내부에 전도성 금속으로 채워 수직으로 쌓아 올려 칩의 집적도를 향상시키는 3차원 패키징 기술로서, 와이어 본딩(wire bonding)방식으로 접속하는 기존의 방식에 비해 배선의 거리를 크게 단축시킬 수 있다. 이를 통해 빠른 처리 속도, 낮은 소비전력, 높은 소자밀도를 얻을 수 있다. 본 연구에서는 웨이퍼 레벨에서의 TSV 충전 경향을 조사하기 위하여, 실리콘의 칩 레벨에서부터 4" 웨이퍼까지 전해 도금법을 이용하여 Cu를 충전하였다. Cu 충전을 위한 도금액은 CuSO4 5H2O, H2SO4 와 소량의 첨가제로 구성하였다. 양극은 Pt를 사용하였으며, 음극은 $0.5{\times}0.5 cm^2{\sim}5{\times}5cm^2$ 실리콘 칩과 4" 실리콘 wafer를 사용하였다. 실험 결과, $0.5{\times}0.5cm^2$ 실리콘 칩을 이용하여 양극과 음극과의 거리에 따라 충전률을 비교하여 전극간 거리가 4 cm일 때 충전률이 가장 양호하였다. $5{\times}5cm^2$ 실리콘 칩의 경우, 전류 공급위치로부터 0~0.5 cm 거리에 위치한 TSV의 경우 100%의 Cu충전률을 보였고, 4.5~5 cm 거리에 위치한 TSV의 경우 충전률이 약 95%로 비아의 입구 부분이 완전히 충전되지 않는 경향을 보였다. 전극에서 멀리 떨어져있는 TSV에서 Cu 충전률이 감소하였으며, 안정된 충전을 위하여 전류를 인가하는 시간을 2 hrs에서 2.5 hrs로 증가시켜 4" 웨이퍼에서 양호한 TSV 충전을 할 수 있었다.
Through silicon via (TSV) technology is to form a via hole in a silicon chip, and to stack the chips vertically for three-dimensional (3D) electronics packaging technology. This can reduce current path, power consumption and response time. In this study, Cu-filling substrate size was changed from Si...
Through silicon via (TSV) technology is to form a via hole in a silicon chip, and to stack the chips vertically for three-dimensional (3D) electronics packaging technology. This can reduce current path, power consumption and response time. In this study, Cu-filling substrate size was changed from Si-chip to a 4" wafer to investigate the behavior of Cu filling in wafer level. The electrolyte for Cu filling consisted of $CuSO_4$$5H_2O$, $H_2SO_4$ and small amount of additives. The anode was Pt, and cathode was changed from $0.5{\times}0.5cm^2$ to 4" wafer. As experimental results, in the case of $5{\times}5cm^2$ Si chip, suitable distance of electrodes was 4cm having 100% filling ratio. The distance of 0~0.5 cm from current supplying location showed 100% filling ratio, and distance of 4.5~5 cm showed 95%. It was confirmed good TSV filling was achieved by plating for 2.5 hrs.
Through silicon via (TSV) technology is to form a via hole in a silicon chip, and to stack the chips vertically for three-dimensional (3D) electronics packaging technology. This can reduce current path, power consumption and response time. In this study, Cu-filling substrate size was changed from Si-chip to a 4" wafer to investigate the behavior of Cu filling in wafer level. The electrolyte for Cu filling consisted of $CuSO_4$$5H_2O$, $H_2SO_4$ and small amount of additives. The anode was Pt, and cathode was changed from $0.5{\times}0.5cm^2$ to 4" wafer. As experimental results, in the case of $5{\times}5cm^2$ Si chip, suitable distance of electrodes was 4cm having 100% filling ratio. The distance of 0~0.5 cm from current supplying location showed 100% filling ratio, and distance of 4.5~5 cm showed 95%. It was confirmed good TSV filling was achieved by plating for 2.5 hrs.
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문제 정의
, 실제 TSV 생산 중에 사용되는 웨이퍼 레벨에서의 충전거동에 관한 연구는 미흡한 상황이다. 따라서 본 연구에서는 웨이퍼 레벨에서의 양호한 TSV충전을 위하여 웨이퍼의 위치에 따른 충전 거동에 관하여 알아보고자 한다.
제안 방법
3차원 패키징을 위한 크기 0.5×0.5 cm2~ 5×5 cm2 실리콘 칩과 4″ 웨이퍼에서 전해도금에 의한 TSV내Cu 충전을 진행하고 위치 별 충전 거동을 분석한 결과 다음과 같은 결론을 얻었다.
4″ 내 위치에 따른 TSV 충전을 조사하기 위하여, 음극에 Fig. 3처럼 1×1 cm2 크기의 실리콘 칩을 4″ 에폭시 고정판의 중앙부와 가장자리 4곳에 위치시켰다.
TSV의 Cu충전 거동을 분석을 위하여 시편을 절단하고, 절단된 시편은 마운팅한 후 연마하여 Cu충전된 비아의 단면을 관찰하였다. Cu 충전된 칩 내 비아의 단면은 FESEM (field emission scanning electron microscopy)를 이용하여 관찰하였다. 충전한 비아의 충전률은 i-solution을 이용하여 측정하였다.
TSV Cu충전 도금 후 4″ 웨이퍼 내에서 무작위로 8곳을 선정하여 0.5×0.5 cm2로 절단하여 TSV의 Cu충전 거동을 분석하였다.
TSV의 Cu충전 거동을 분석을 위하여 시편을 절단하고, 절단된 시편은 마운팅한 후 연마하여 Cu충전된 비아의 단면을 관찰하였다. Cu 충전된 칩 내 비아의 단면은 FESEM (field emission scanning electron microscopy)를 이용하여 관찰하였다.
Cu 도선은 도금액과 도금 공정 중 발생하는 부식으로부터 보호하기 위해 칩과 접하는 부분을 제외한 곳은 절연성 테이프를 이용하여 밀봉하였다. 도금을 진행한 후 위치별 칩에 대하여 충전 거동을 분석하였다.
2 참조). 도금을 진행한 후 전극에서 0 ~ 0.5 cm에 위치한 TSV와 4.5 ~ 5 cm에 위치한 TSV의 Cu충전 거동을 분석하였다.
6% 의 충전율을 나타내었다. 본 실험의 경우, 빠른 충전을 위해 PR 대신 PPR 전류를 사용하였으나, 웨이퍼 레벨의 Cu 충전이어서 보다 충분한 충전을 위해 다소 장시간 행하였다. 물론 비아의 직경 감소로 충전 부피가 더 작아지는 최근의 경향을 고려하더라도, 도금 후 충전 조건 최적화를 통해 충전시간을 좀 더 단축할 필요가 있는 것으로 사료된다.
실리콘 4″ 웨이퍼내 위치에 따른 TSV 충전 음극에 4″웨이퍼를 에폭시 고정판에 위치시키고, 전류를 웨이퍼 원주부로부터 공급하였다.
웨이퍼 위치에 따른 충전율의 변화를 줄이기 위하여 충전시간을 증가시켜 실제 4″ 웨이퍼상의 TSV에 Cu 충전 실험을 행하였다.
웨이퍼의 위치에 관계없이 충분한 Cu 충전을 이루기 위하여 PPR전류 파형으로 2.5 hr 동안 4 ″웨이퍼의 TSV에 Cu 충전을 실시하였다.
음극과 양극 사이의 거리에 따른 실리콘칩내의 TSV 충전 거동을 알아보기 위하여 전극간 거리를 3, 4, 5 cm로 변화시켜가며 전해도금을 실시하였다. 음극에는 0.
음극에는 0.5×0.5 cm2 TSV 칩을 에폭시 고정판에 위치시켰으며 전극을 연결한 후 나머지 부분을 절연성 테이프를 이용하여 전기가 통하지 않도록 하였다.
실리콘 웨이퍼 상에 포토레지스트 형성을 위해 포토 마스크에 직경 30 μm, 깊이 60 μm, 비아 간 거리가 200 μm인 패턴을 형성하였다. 이후 형성된 패턴에 DRIE 공정을 사용하여 웨이퍼에 비아를 제작하였다. 4″ 웨이퍼에는 1×1 cm2 칩 총 60개가 형성되었으며, 칩 하나당 0.
전류 공급원으로부터 떨어진 거리에 따른 TSV 충전 거동을 알아보기 위해 음극에 5×5 cm2 실리콘 칩을 에폭시 고정판에 위치시켰으며, 전류를 칩의 상부로부터 공급하였다(Fig. 2 참조).
대상 데이터
비아를 형성한 후에는 CVD (chemical vapor deposition)공정으로 SiO2 절연층을 형성하고 스퍼터링을 진행하여 Ti 접합층 및 Cu 시드층을 형성하였다.8) 양극은 Pt를, 음극은 상기 실리콘 chip 또는 웨이퍼를 사용하였다. Cu충전을 위하여 도금액은 CuSO4 5H2O, H2SO4로 구성되어있고 첨가제로 Polyoxyethylene lauryl ether (POELE)를 소량 첨가하였다.
8) 양극은 Pt를, 음극은 상기 실리콘 chip 또는 웨이퍼를 사용하였다. Cu충전을 위하여 도금액은 CuSO4 5H2O, H2SO4로 구성되어있고 첨가제로 Polyoxyethylene lauryl ether (POELE)를 소량 첨가하였다.9)
Fig. 7처럼 Cu 도금이 된 4″ 웨이퍼에서 위치에 따른 비아의 충전 거동을 분석하기 위하여 8 곳을 선정하였다.
TSV의 Cu 충전 실험에는 각변 길이 0.5×0.5 cm2, 1×1 cm2, 5×5 cm2인 정사각형 실리콘 칩과 직경 4″ (10 cm)인 p-type 실리콘 웨이퍼를 사용하였다.
도금에 사용한 전류파형은 PPR (Periodic pulse-reverse)10,11)이고, 음극은상기실리콘칩또는웨이퍼를사용하였다. Cu 충전시 환원전류밀도는 -7~-10 mA/cm2, 산화전류밀도는 30~50 mA/cm2 범위에서 진행하였다.
실리콘 웨이퍼 상에 포토레지스트 형성을 위해 포토 마스크에 직경 30 μm, 깊이 60 μm, 비아 간 거리가 200 μm인 패턴을 형성하였다.
성능/효과
1. 0.5×0.5 cm2 실리콘 칩에서 음극과 양극의 거리를 변화시키며 TSV Cu 충전을 진행하여 본 실험의 조건하 음극과 양극의 거리가 4 cm일 때 가장 충전이 잘되었다.
2. 1×1 cm2~5×5 cm2 실리콘 칩과 웨이퍼 레벨에서 TSV Cu충전을 진행하면서 대면적에 전류를 가해주는 위치에 따라 전류가 인가되는 지점으로부터의 거리에 따른 저항 증가로 충전률이 감소하는 경향을 확인하였다.
3. 1×1 cm2~ 5×5 cm2 실리콘 칩과 wafer 레벨에서 TSV 충전을 전행하여 음극시편에서 전류를 인가한 지점으로부터 거리가 멀어질수록 저항의 증가로 인하여 전압 강하가 발생하여 비아의 Cu충전률이 감소하는 경향을 보였다.
4″ 웨이퍼의 위치에 따라 표면 도금 두께의 차이는 발생하였으나, Cu가 100% 충전된 것을 확인할 수 있었다.
4. 전류를 인가하는 위치에 따라 전류밀도가 감소하였더라도 도금시간을 증가시켜 4″ 웨이퍼에 양호한 TSV Cu충전을 할 수 있었다.
환원전류밀도는 -7~-10 mA/cm2 로 하고, 전극 사이의 거리를 3 cm, 4 cm, 5 cm로 변화시키면서 2 hrs 동안 전해도금을 수행한 결과, 전극 거리가 3 cm인 경우 비아의 바닥 부분에 충전이 되지 않았다. 전극 거리가 4 cm일 때 비아는 결함없이 충전되었으며, 전극 거리가 5 cm일 때 비아 내부에 기공이 형성되는 것을 관찰할 수 있었다. 즉, 전극 거리가 3 cm인 경우 비아 입구부에 Cu 이온이 4, 5 cm 경우에 비해 상대적으로 많이 환원, 석출되어 비아 내부가 입구 막힘 현상이 발생하였다.
전류가 인가되는 거리의 차이에 따라 충전률의 차이가 최고 1.5% 존재하였으며, 중앙 (C) 부분과는 2.7%의 충전율 차이가 나타났다. 이는 전술한 Fig.
전류가 인가되는 지점으로부터 0~0.5 cm 거리에 위치한 TSV의 경우 100%의 Cu충전률을 보였고, 4.5~5 cm 거리에 위치한 TSV의 경우 충전률이 95.1%(전체 면적; 2022.437 μm2, 미충전 면적; 95.013 μm2)로 비아의 입구 부분이 완전히 충전되지 않는 경향을 보였다.
충전한 TSV의 비아는 100%의 충전률을 보였으며, 웨이퍼 표면의 도금 두께는 17 μm로 매우 양호하게 관찰되었다.
질의응답
핵심어
질문
논문에서 추출한 답변
레이저드릴링(Laser drilling)기법은 어떻게 진행되는가?
용한 레이저드릴링(Laser drilling)기법도 사용된다.4,5) 실리콘 웨이퍼에 비아가 형성된 후에는 스퍼터링을 통하여 Cu 또는 Au 시드층(seed layer)을 형성한 후, 통상 대량생산에 용이한 전해도금을 이용하여 비아 내부에 Cu를 충전한다.14) 비아 내부의 Cu 충전은 도금액 성분, 전류밀도, 전류 파형, 도금 시간, 온도 등에 따라 충전 거동이 달라지며, 최근 이러한 충전 거동을 분석하는 연구가 다방면으로 이루어 지고 있다.
TSV기술이란?
TSV기술은 실리콘 칩에 관통 홀(through silicon via)을 형성하고, 비아 내부에 전도성 금속으로 채워 수직으로 쌓아 올려 칩의 집적도를 향상시키는 3차원 패키징 기술로서, 와이어 본딩(wire bonding)방식으로 접속하는 기존의 방식에 비해 배선의 거리를 크게 단축시킬 수 있다. 이를 통해 빠른 처리 속도, 낮은 소비전력, 높은 소자밀도를 얻을 수 있다.
전자 제품들에 사용되는 칩에 요구되는 특성은?
최근 카메라, 노트북, 스마트폰과 같은 전자 제품들이 경박단소화 되고, 이때 사용되는 칩은 고밀도화와 고기능화를 통한 고집적화를 요구하게 되었다. 그러나 칩의 배선폭을 줄여 집적도를 향상시키는 방법은 물리적 한계에 도달 하게 되면서, 칩을 3차원적으로 적층하여 칩의 집적도를 항샹시키는 3차원 패키징(3-Dimensional packaging) 관련 연구가 활발히 진행되고 있다.
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