메모리반도체산업이 성장함에 따라 수요와 공급이 큰 폭으로 증가하고 있다. 그 중 플래시 메모리가 스마트폰, 테블릿PC, SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 NOR-형 플래시 메모리와 NAND-형 플래시 메모리로 나뉜다. NOR-형 플래시 메모리는 BIST(Built-In Self Test), BISR(Built-In Self Repair), BIRA(Built-In Redundancy Analysis) 등 많은 연구가 진행되었지만 NAND-형 플래시 메모리 BIST는 연구가 진행되지 않았다. 현재 NAND-형 플래시 메모리 패턴 테스트는 고가의 외부 테스트 장비를 사용하여 테스트를 수행하고 있다. NAND-형 플래시 메모리에서는 블록단위로 소거, 페이지 단위로 읽기, 쓰기 동작이 가능하기 때문에 자체 내장 테스트가 존재하지 않고 외부장비에 의존하고 있다. 고가의 외부 패턴 테스트 장비에 의존해서 테스트를 수행하던 NAND-형 플래시 메모리를 외부 패턴 테스트 장비 없이 패턴 테스트를 수행할 수 있도록 두 가지의 유한 상태 머신 기반 구조를 갖고 있는 BIST를 제안한다.
메모리반도체산업이 성장함에 따라 수요와 공급이 큰 폭으로 증가하고 있다. 그 중 플래시 메모리가 스마트폰, 테블릿PC, SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 NOR-형 플래시 메모리와 NAND-형 플래시 메모리로 나뉜다. NOR-형 플래시 메모리는 BIST(Built-In Self Test), BISR(Built-In Self Repair), BIRA(Built-In Redundancy Analysis) 등 많은 연구가 진행되었지만 NAND-형 플래시 메모리 BIST는 연구가 진행되지 않았다. 현재 NAND-형 플래시 메모리 패턴 테스트는 고가의 외부 테스트 장비를 사용하여 테스트를 수행하고 있다. NAND-형 플래시 메모리에서는 블록단위로 소거, 페이지 단위로 읽기, 쓰기 동작이 가능하기 때문에 자체 내장 테스트가 존재하지 않고 외부장비에 의존하고 있다. 고가의 외부 패턴 테스트 장비에 의존해서 테스트를 수행하던 NAND-형 플래시 메모리를 외부 패턴 테스트 장비 없이 패턴 테스트를 수행할 수 있도록 두 가지의 유한 상태 머신 기반 구조를 갖고 있는 BIST를 제안한다.
The demand and the supply are increasing sharply in accordance with the growth of the Memory Semiconductor Industry. The Flash Memory above all is being utilized substantially in the Industry of smart phone, the tablet PC and the System on Chip (SoC). The Flash Memory is divided into the NOR-type Fl...
The demand and the supply are increasing sharply in accordance with the growth of the Memory Semiconductor Industry. The Flash Memory above all is being utilized substantially in the Industry of smart phone, the tablet PC and the System on Chip (SoC). The Flash Memory is divided into the NOR-type Flash Memory and the NAND-type Flash Memory. A lot of study such as the Built-In Self Test (BIST), the Built-In Self Repair (BISR) and the Built-In Redundancy Analysis (BIRA), etc. has been progressed in the NOR-type fash Memory, the study for the Built-In Self Test of the NAND-type Flash Memory has not been progressed. At present, the pattern test of the NAND-type Flash Memory is being carried out using the outside test equipment of high price. The NAND-type Flash Memory is being depended on the outside equipment as there is no Built-In Self Test since the erasure of block unit, the reading and writing of page unit are possible in the NAND-type Flash Memory. The Built-In Self Test equipped with 2 kinds of finite state machine based structure is proposed, so as to carry out the pattern test without the outside pattern test equipment from the NAND-type Flash Memory which carried out the test dependant on the outside pattern test equipment of high price.
The demand and the supply are increasing sharply in accordance with the growth of the Memory Semiconductor Industry. The Flash Memory above all is being utilized substantially in the Industry of smart phone, the tablet PC and the System on Chip (SoC). The Flash Memory is divided into the NOR-type Flash Memory and the NAND-type Flash Memory. A lot of study such as the Built-In Self Test (BIST), the Built-In Self Repair (BISR) and the Built-In Redundancy Analysis (BIRA), etc. has been progressed in the NOR-type fash Memory, the study for the Built-In Self Test of the NAND-type Flash Memory has not been progressed. At present, the pattern test of the NAND-type Flash Memory is being carried out using the outside test equipment of high price. The NAND-type Flash Memory is being depended on the outside equipment as there is no Built-In Self Test since the erasure of block unit, the reading and writing of page unit are possible in the NAND-type Flash Memory. The Built-In Self Test equipped with 2 kinds of finite state machine based structure is proposed, so as to carry out the pattern test without the outside pattern test equipment from the NAND-type Flash Memory which carried out the test dependant on the outside pattern test equipment of high price.
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제안 방법
을 수행하고 있다. BIST의 복잡성과 테스트 속도 저하를 줄이기 위해 FSM 기반의 BIST를 설계하였다. 본 논문이 제안한 BIST는 패턴 테스트를 하기위해 고가의 외부 장비를 사용하지 않고, 자체 내장 테스트를 사용함으로써 외부 장비의 비용과 테스트 시간을 단축할 수 있으나 패턴 테스트가 아닌 일반적인 BIST 보다는 복잡성이 더 증가한다는 단점이 있다.
본 논문의 실험은 NAND-형 플래시 메모리의 한 블록의 테스트를 예시로 들었다. 그리고 실험을 위해 ISE Design Suite 14.1을 이용해 VHDL을 기술하고 ISim툴을 이용하여 시뮬레이션을 수행하였다. 더 나아가 향후에 다른 테스트 패턴과 더욱 효과적인 알고리즘이 나온다면 약간의 코드 수정만으로 테스트를 수행 할 수 있다.
모든 페이지에 완료가 되었다는 MF 신호를 다시 FSM 1로 보내어 테스트를 진행한다. 본 논문에서 사용되는 패턴은 Read Only Memory(ROM)에 테스트에 필요한 NAND Parallel패턴과 Inverse NAND Parallel패턴을 저장시켜 놓고 알고리즘 수행에 따라 패턴을 인가하며 테스트를 진행하게 된다. Test Generator에서 주소 증가 감소를 알리는 Address 신호를 Address Generator에 보내게 되고, Address Generator에서는 각 Element가 모든 메모리에 수행이 되었다는 Address_Done신호를 Test Generator로 보내게 된다.
플래시 메모리는 Fault 유형에 따라서 많은 테스트 알고리즘들이 개발되었다. 여러 테스트 알고리즘 중[5]에서 NAND-형 플래시 메모리를 효과적으로 테스트할 수 있는 NAND Parallel 테스트 패턴과 NAND Parallel패턴을 이용한 테스트 알고리즘을 제안했다. [표 1]은 NAND-형 플래시 메모리에서 발생할 수 있는 DF(Disturbance Fault)고장을 나타낸다[6].
제안하는 FSM기반의 BIST 구조는 VHDL로 기술하여 구현하였다. 검증은 Xilinx사 ISE ISim 시뮬레이터를 사용하여 RTL 검증을 하였다.
플래시 메모리의 역사는 EPROM(Electrically Programmable ROM)과 EEPROM(Electrically Erase & Programmable ROM)의 장점인 program 방법과 erase 방법이 결합되어 개발되었다.
대상 데이터
하지만 복잡성의 증가는 NAND-형 플래시 메모리에서만 발생하는 Disturbance Fault가 패턴 테스트를 통해서만 검출이 되기 때문에 외부 패턴 테스트 장비에 비해 테스트 시간이 단축이 되므로 공정과정의 수율이 더욱더 향상 될 것이다. 본 논문의 실험은 NAND-형 플래시 메모리의 한 블록의 테스트를 예시로 들었다. 그리고 실험을 위해 ISE Design Suite 14.
데이터처리
제안하는 FSM기반의 BIST 구조는 VHDL로 기술하여 구현하였다. 검증은 Xilinx사 ISE ISim 시뮬레이터를 사용하여 RTL 검증을 하였다. [그림 14]는 [표 2]에 있는 S1작업을 보여주는 파형이다.
이론/모형
본 논문에서 제안하는 BIST는 패턴 테스트 가능한 NAND-MARCH 알고리즘[10]을 수행하고 있다. BIST의 복잡성과 테스트 속도 저하를 줄이기 위해 FSM 기반의 BIST를 설계하였다.
알고리즘 (1)은 NAND MARCH 알고리즘이다. NAND MARCH 알고리즘은 9개의 Element로 구성되어있다.
성능/효과
[그림 14]를 살펴보면 r1작업, w0작업, r0작업이 있다. 각 신호로는 BIST의 시작을 알리는 bist_s신호, NAND-형 플래시 메모리의 모든 주소에 작업을 수행하였다는 a_done신호, FSM 2에서 모든 반복이 완료되었다는 MF신호, NAND-형 플래시 메모리에 동작 상태를 전달하는 CLE(Command Latch Enable), CE(Chip Enable), RE(Read Enable), WE(Write Enable), ALE(Address Latch Enable) 신호, 테스트 수행 중 데이터와 주소의 증가, 감소를 알리는 data신호와 address신호가 있다. 마지막으로 모든 테스트가 끝났음을 알리는 bist_d신호가 있다.
BIST의 복잡성과 테스트 속도 저하를 줄이기 위해 FSM 기반의 BIST를 설계하였다. 본 논문이 제안한 BIST는 패턴 테스트를 하기위해 고가의 외부 장비를 사용하지 않고, 자체 내장 테스트를 사용함으로써 외부 장비의 비용과 테스트 시간을 단축할 수 있으나 패턴 테스트가 아닌 일반적인 BIST 보다는 복잡성이 더 증가한다는 단점이 있다. 하지만 복잡성의 증가는 NAND-형 플래시 메모리에서만 발생하는 Disturbance Fault가 패턴 테스트를 통해서만 검출이 되기 때문에 외부 패턴 테스트 장비에 비해 테스트 시간이 단축이 되므로 공정과정의 수율이 더욱더 향상 될 것이다.
후속연구
1을 이용해 VHDL을 기술하고 ISim툴을 이용하여 시뮬레이션을 수행하였다. 더 나아가 향후에 다른 테스트 패턴과 더욱 효과적인 알고리즘이 나온다면 약간의 코드 수정만으로 테스트를 수행 할 수 있다. 더 많은 Fault 검출을 위해 Programmable BIST 연구와 Fault 셀의 주소를 출력하고 Fault 셀의 주소 값을 식별하여 스스로 repair하는 BISR 연구도 필요하다.
더 나아가 향후에 다른 테스트 패턴과 더욱 효과적인 알고리즘이 나온다면 약간의 코드 수정만으로 테스트를 수행 할 수 있다. 더 많은 Fault 검출을 위해 Programmable BIST 연구와 Fault 셀의 주소를 출력하고 Fault 셀의 주소 값을 식별하여 스스로 repair하는 BISR 연구도 필요하다.
그림에서 보이는 것처럼 NAND-형 플래시 메모리의 시장규모가 계속 증가한다고 예측하고 있다. 향후에는 SSD의 더 많은 보급으로 일반PC, 노트북, 태블릿 PC등 여러 제품에 사용이 된다면 NAND-형 플래시 메모리는 예측되고 있는 시장규모보다 더 큰 시장을 형성하게 될 것이다.
질의응답
핵심어
질문
논문에서 추출한 답변
NAND-형 플래시 메모리의 단점은?
플래시 메모리는 일반적으로 RAM과 같은 셀 배열구 조를 갖고 있어서 셀별 접근이 자유로운 NOR-형 플래시 메모리와 페이지(page)단위로 접근이 가능한 NAND-형 플래시 메모리로 나뉜다. NAND-형 플래시 메모리는 페이지별로 접근되며 집적도가 높아 대용량화가 용이하지만 속도가 느린 단점이 있다. 하지만 NAND-형 플래시 메모리는 하드디스크에 비해 빠른 속도와 대용량화, 지속적인 가격하락으로 인해 널리 쓰이는 저장매체인 SSD(Solid State Drive)에도 쓰이고 있다.
NAND-형 플래시 메모리는 여러 페이지가 모여 1개의 블록을 이루는데 각 블록은 어떻게 구성되어 있는가?
셀 배열구조는 [그림 2]와 같다. [그림 2]를 보면 각 블록은 워드라인(word line), 비트라인 (bit line), 셀렉트라인(select line)으로 구성되며, 하나의 워드라인을 페이지(page)라 부르고, 하나의 비트라인을 스트링(string)이라 부른다. 하나의 블록에 속해 있는 셀들은 두 개의 셀렉트라인(SL)사이에 존재한다[2∼3].
플래시 메모리란 무엇인가?
플래시 메모리의 역사는 EPROM(Electrically Programmable ROM)과 EEPROM(Electrically Erase & Programmable ROM)의 장점인 program 방법과 erase 방법이 결합되어 개발되었다. 전원이 인가되지 않을 경우에 데이터 소멸이 일어나는 RAM 등과 같은 휘발성 메모리(Volatile Memory)와는 다르게 전원이 인가 되지 않아도 데이터가 소멸되지 않고 존재하는 비휘발성 메모리(Nonvolatile Memory)가 플래시 메모리다[1].
참고문헌 (11)
M. G. Mohammad, K. K. Saluja, and A. Yap, "Testing Flash Memories," In Proceedings of Thirteenth Int'l Conference on VLSI Design, pp 406-411, 2000.
A. Fazio, et al., Intel Strata Flash Memory Technology Overview. http://www.intel.com/design/flash.
Stefano DI CARLO, Michele FABIANO, Roberto PIAZZA, Paolo PRINETTO, " Exploring Modeling and Testing of NAND Flash memories," Test Symposium East-West Design, pp 47-50, 2010
D. Elmhurst and M. Goldman, "A 1.8V 128 Mb 125 MHz Multilevel Cell Flash Memory With Flexible Read While Write," IEEE Journal of Solid State Circuits, 38(11):1929-1933, November 2003.
J. Yeh, C. et al, "Flash Memory Built-In Self Test Using March-Like Algorithms," In Proceedings of the First IEEE Intl. Workshop on Electronic Design, Test and Applications, pp 137-141, 2002.
S. K. Chiu, J. C. Yeh, C. H. Huang, and C. W. Wu, "Diagonal Test and Diagnostic Schemes for Flash Memories," In Proceedings of International Test Conference, pp 37-46, 2002.
Yu-Ying Hsiao, Chao-Hsun Chen, and Cheng-Wen Wu, "Built-In Self-Repair Schemes for Flash Memories", IEEE Transactions on computer-aided design of integrated circuits and systems, Vol. 29, No. 8, August 2010
C. T. Huang, J. C. Yeh, Y. Y. Shih, R. F. Huang, and C. W. Wu, "On Test and Diagnostics of Flash Memories," In Proceedings of 13th Asian Test Symposium, pp 260-265, November 2004.
Y. Horng, J. Huang, and T. Chang, "March Test and On-Chip Test Circuit of Flash Memories," In Proceedings of 43rd Midwest Symposium on Circuits and Systems, volume 1, pp 128-131, August 2000.
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