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NTIS 바로가기Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, v.50 no.10, 2013년, pp.67 - 75
안태윤 (성균관대학교 정보통신대학) , 권기원 (성균관대학교 정보통신대학) , 김소영 (성균관대학교 정보통신대학)
In this paper, an analytical model is presented for the source/drain parasitic resistance of FinFET. The parasitic resistance is a important part of a total resistance in FinFET because of current flow through the narrow fin. The model incorporates the contribution of contact and spreading resistanc...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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ICs의 성능 향상과 고집적을 위해서 무엇이 선행되어야 하는가? | ICs(Integrated Circuits)의 성능 향상과 고집적을 위해선 소자의 scaling-down이 반드시 선행 되어야 한다. 그러나 평판채널 MOSFET의 scaling-down은 문턱전압(Vth) 저하, SS(Subthreshold Swing)와 DIBL(Drain Induced Barrier Lowering)의 특성저하, random 채널 도핑에 따른 소자의 특성변화, 게이트 산화막을 통한 터널링과 소스/드레인 접합부에서의 band-to-band 터널링으로 인한 누설 전류 증가와 같은 문제점들에 직면해 있다[1~2]. | |
FinFET에서 소스/드레인의 기생저항이 큰 이유는? | 본 논문에서는 RSD(Raised Source/Drain)구조를 가지는 FinFET에서 3차원적 전류 흐름을 고려한 소스와 드레인의 해석적 저항모델을 제시한다. FinFET은 Fin을 통해 전류가 흐르기 때문에 소스/드레인의 기생저항이 크고 채널을 포함한 전체저항에서 중요한 부분을 차지한다. 제안하는 모델은 3차원적 전류흐름을 고려하여 contact부터 channel 직전 영역까지의 소스/드레인 저항을 나타내며 contact저항과 spreading저항의 합으로 이루어져 있다. | |
평판채널 MOSFET의 scaling-down으로 인한 문제점을 극복하기 위해 연구되고 있는 소자는 무엇인가? | Scaling-down으로 인한 문제점들을 극복하기 위해 연구되어지고 있는 새로운 소자 중 지느러미모양인 fin으로 구성된 FinFET이 차세대 소자로 각광 받고 있다. 3차원 구조인 FinFET은 채널이 수직적으로 형성되어 2차원 구조인 MOSFET에 비해 SCE(Short Channel Effect)의 감소와 높은 전류의 흐름을 가능하게 한다[3~5]. |
The International Technology Roadmap for Semiconductors(ITRS), 2011.
Byung-Kil Choi, Kyoung-Rok Han, Ki-Heung Park, Young-Min Kim, and Jong-Ho Lee, "Study on Electrical Characteristics of Ideal Double-Gate Bulk FinFETs," The Journal of The Institute of Electrical Engineers of Korea, vol. 43, no. 11, pp. 754-760, Nov. 2006.
K. W. Lee, SeokSoon Noh, NaHyun Kim, KeeWon Kwon, and SoYoung Kim, "Comparative study of analog performance of multiple fin tri-gate FinFETs," International Conference on Electronics, Information and Communication, 2012.
W. Yang and J. G. Fossum, "On the feasibility of nanoscale triple gate CMOS transistors," IEEE Trans. Electron Devices, vol. 52, no. 6, pp. 1159-1164, Jun. 2005.
SeokSoon Noh, KeeWon Kwon, and SoYoung Kim, "Analysis of Process and Layout Dependent Analog Performance of FinFET Structure using 3D Device Simulator," The Journal of The Institute of Electrical Engineers of Korea, vol. 50, no. 4, pp. 795-802, April. 2013.
BSIM-CMG106.1.0 Technical Manual 9.11.2012
A. Dixit, A. Kottantharayil, N. Collaert, M. Goodwin, M. Jurczak, and K. De Meyer, "Analysis of the parasitic S/D resistance in multiple-gate FETs," IEEE Trans. Electron Devices, vol. 52, no. 6, pp. 1132-1140, jun. 2005.
D. Tekleab, S. Samavedam, and P. Zeitzoff, "Modeling and Analysis of Parasitic Resistance in Double-Gate FinFETs," IEEE Trans. Electron Devices, vol. 56, no. 10, pp. 2291-2296, oct. 2009.
C. W. Sohn, C. Y. Kang, M. D. Ko, D. Y. Choi, H. C. Sagong, E. Y. Jeong, C. H. Park, S. H. Lee, Y. R. Kim, C. K. Baek, J. S. Lee, J. C. Lee, and Y. H. Jeong, "Analytic Model of S/D Series Resistance in Trigate FinFETs With Polygonal Epitaxy," IEEE Trans. Electron Devices, vol. 60, no. 4, pp. 1302-1309, April. 2013.
H. H. Berger, "Contact resistance on diffused resistors," in Proc. ISSCC, 1969, pp. 162-163.
K. Varahramyan and E. J. Verret, "A model for specific contact resistance applicable for titanium silicide-silicon contacts," Solid State Electron., vol. 39, no. 11, pp. 1601-1607, Nov. 1996.
TCAD Raphael User's Guide, Synopsys.
K. Terada and H. Muta, "A new method to determine effective MOSFET channel length," Japanese journal of applied physics, vol. 18, no. 5, pp. 953-959, May. 1979.
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