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NTIS 바로가기마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.21 no.1, 2014년, pp.31 - 39
이미경 (서울과학기술대학교 NID 융합기술대학원) , 정진욱 (주식회사 하나마이크론) , 옥진영 (주식회사 하나마이크론) , 좌성훈 (서울과학기술대학교 NID 융합기술대학원)
For mobile application, semiconductor packages are increasingly moving toward high density, miniaturization, lighter and multi-functions. Typical wafer level packages (WLP) is fan-in design, it can not meet high I/O requirement. The fan-out wafer level packages (FOWLPs) with reconfiguration technolo...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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최근 휴대폰, PDA, 노트 PC 등의 모바일 기기 제품에 사용되는 반도체 패키지의 시장은 무엇을 요구하고 있는가? | 최근 휴대폰, PDA, 노트 PC 등의 모바일 기기 제품에 사용되는 반도체 패키지의 시장은 초소형, 초박형, 고성능 및 다기능을 요구하고 있다. 이러한 요구에 따라 현재 반도체 시장에서는 다양한 패키지 기술들이 개발 중에 있으며 CSP (chip scale package)1), TSV (through silicon via)2), POP (package on package)3)기술 등이 연구되고 있다. | |
Fan-in 방식의 WLP의 한계에는 어떤 것이 있는가? | Fan-in 방식의 WLP는 I/O 단자가 많은 칩에 사용하기에는 한계가 있다. 가령 반도체 칩의 크기가 작아질수록 솔더볼의 크기와 피치를 줄여야 하고 그러면 솔더볼 크기의 한계 및 공정의 한계로 인하여 표준화된 볼레이아웃(ball layout)을 사용하지 못하게 되는 문제가 발생한다. 또한 솔더볼의 크기가 너무 작아지다 보면 솔더볼을 접합하는 공정에서 접합력이 저하되어 접촉 불량을 야기하는 문제도 발생한다. 이러한 문제점을 해결하기 위한 방법으로서 패키지 I/O 단자를 칩 바깥쪽에도 배치시킴으로써 칩의 크기가 작아지더라도 표준화된 볼레이아웃을 그대로 사용할 수 있고, 고집적화(high I/O count and high density)가 가능한 팬 아웃 웨이퍼 레벨 패키지(fanout wafer level package, FOWLP)가 개발되고 있다. | |
웨이퍼 레벨 패키지의 장단점은 무엇인가? | 한편 웨이퍼 레벨 패키지는 공정이 줄어드는 것으로 인한 비용 절감이라는 장점을 가지고 있지만, 웨이퍼 레벨 공정을 진행하는 과정에서 즉 패키지 웨이퍼의 휨 (warpage)이 기존의 칩 단위의 패키지보다 더 많이 발생하여 핸들링이 어렵다는 단점을 가지고 있다.9,10) 특히 200 mm (8 inch) 혹은 300 mm (12 inch)의 WLP 공정을 진행하는 과정에서의 휨의 발생은 수 mm로서 매우 크며11), 이러한 휨은 웨이퍼 핸들링 공정과 후속 공정의 진행을 어렵게 하며, 궁극적으로는 수율에 많은 영향을 미치게 된다. |
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오픈액세스 학술지에 출판된 논문
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