[논문]반도체 공정에서의 Wafer Map Image 분석 방법론

유영지; 안대웅; 박승환; 백준걸

doi:10.7232/jkiie.2015.41.3.267

반도체 공정에서의 Wafer Map Image 분석 방법론
Wafer Map Image Analysis Methods in Semiconductor Manufacturing System 원문보기

대한산업공학회지 = Journal of the Korean Institute of Industrial Engineers, v.41 no.3, 2015년, pp.267 - 274

유영지 (고려대학교 산업경영공학과) , 안대웅 (SK 하이닉스) , 박승환 (고려대학교 산업경영공학과) , 백준걸 (고려대학교 산업경영공학과)

Abstract ▼ AI-Helper

In the semiconductor manufacturing post-FAB process, predicting a package test result accurately in the wafer testing phase is a key element to ensure the competitiveness of companies. The prediction of package test can reduce unnecessary inspection time and expense. However, an analysing method is not sufficient to analyze data collected at wafer testing phase. Therefore, many companies have been using a summary information such as a mean, weighted sum and variance, and the summarized data reduces a prediction accuracy. In the paper, we propose an analysis method for Wafer Map Image collected at wafer testing process and conduct an experiment using real data.

주제어

AI 본문요약
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문제 정의

이 때 패키지 테스트 단계에서 결정될 칩의 양/불량 판정을 웨이퍼 테스트 단계에서 미리 판별하게 된다면 불필요한 검사 단계를 줄여 제조시간을 단축하고 비용을 감축하여 효율적인 공정진행이 가능하다(Kim and Bae, 1995). 따라서 본 연구에서는 웨이퍼 테스트 단계에서 수집되는 데이터를 이용하여 패키지 테스트의 결과를 예측하고 양/불량의 원인을 파악하고자 한다.
현재까지 웨이퍼 레벨에서의 결함 패턴에 대해서는 다양한 연구가 진행되어 온 반면에 칩 레벨에서의 fail bit pattern에 관한 연구는 미미한 상황이다. 따라서 본 연구에서는 칩 레벨에서의 fail bit pattern이 칩의 불량 발생률에 미치는 상관성에 대해 분석하고 패턴 정보를 패키지 테스트 결과 예측에 반영하기 위해 fail bit pattern의 분석 방법론을 제안한다.
예를 들어 외곽에 원형의 결함 패턴이 발생한 웨이퍼에서는 외곽에 위치한 칩의 fail bit 개수 및 패턴이 웨이퍼 중앙에 위치한 칩과 다른 경향성을 가지게 된다. 따라서 웨이퍼 상에서 칩의 위치를 나타내는 좌표 정보를 특질로 추출하여 fail bit의 개수 및 패턴과 함께 칩의 패키지 테스트 결과 예측에 반영하고자 한다. [Figure 4]의 칩 D_{X= x, Y= y}는 웨이퍼상의 좌표(x,y)에 위치하고 있으며, x값과 y값에 해당하는 좌표값이 특질로 추출된다.
본 연구에서는 웨이퍼 테스트 단계에서 수집되는 웨이퍼 맵 이미지 데이터의 fail bit pattern을 칩 레벨에서 분석하기 위한 방법론을 제안한다. 칩 별로 fail bit pattern의 정보를 반영할 수 있는 특질을 추출하고 패키지 테스트의 결과를 예측하여 현장에서 사용하는 방법과 비교실험을 한다.
본 연구에서는 웨이퍼 테스트 단계에서 수집된 웨이퍼 맵 이미지 데이터를 분석하여 패키지 테스트 결과를 예측하는 방법론을 제안한다. 웨이퍼 레벨에서 웨이퍼 맵 이미지에 대한 연구는 활발하게 진행되어 왔으나 칩 레벨에서의 접근 방법은 요약된 형태의 데이터를 이용하기 때문에 예측 성능 향상에 한계가 있다.
본 연구에서는 칩에 위치하는 fail bit 분포의 경향성을 파악하기 위해 총 세 개의 특질을 추출하였다. 첫 번째 특질은 웨이퍼 상에서 칩의 좌표 정보이다.

제안 방법

TBC는 현업에서 칩의 패키지 테스트 결과를 예측하기 위해 이용하는 변수들 중 하나로 칩에 존재하는 모든 fail bit들의 가중 합을 의미한다. 따라서 대조군에서는 칩의 좌표를 나타내는 두 개의 변수와 총 결함 수를 나타내는 TBC 변수를 포함하여 총 세 개의 특질을 변수로 이용하였다. 실험군에서는 대조군에서 이용된 TBC 특질과 제 2장에서 제안한 Location, Quadratic weighted sum, LOESS estimation 세 종류 특질을 포함하여 특질 변수를 생성하였다.
웨이퍼 레벨에서 웨이퍼 맵 이미지에 대한 연구는 활발하게 진행되어 왔으나 칩 레벨에서의 접근 방법은 요약된 형태의 데이터를 이용하기 때문에 예측 성능 향상에 한계가 있다. 따라서 본 연구에서는 칩 레벨의 웨이퍼 이미지를 분석하여 보다 설명력 있는 fail bit의 패턴 정보를 특질로 추출하고 칩의 패키지 테스트 결과 예측에 적용하였다. 그 결과 제안된 방법을 이용했을 때 기존의 방법보다 불량 칩의 예측 성능이 향상되었으며, fail bit pattern의 군집화를 통해 패키지 테스트 결과와 상관성이 높은 특정 fail bit pattern을 확인하였다.
칩 별로 fail bit pattern의 정보를 반영할 수 있는 특질을 추출하고 패키지 테스트의 결과를 예측하여 현장에서 사용하는 방법과 비교실험을 한다. 또한 칩 레벨에서 유사한 결함 패턴을 군집화 하여 패키지 테스트 결과에 영향을 미치는 패턴을 분석한다.
본 연구에서는 fail bit의 분포 위치와 밀도를 반영하는 특질 추출을 위하여 quadrat weighted sum을 이용하며, 칩의 리페어 가능 영역 정보를 반영하여 한 개의 칩에서 64개의 quadrat을 구성한다. 각 quadrat 별로 fail bit의 밀도를 계산하는 식은 식 (4)와 같다.
출력변수는 패키지 테스트 결과 반도체 칩의 Pass/Fail 여부를 나타내는 이진형 변수이다. 본 연구에서는 실험 결과의 일반성을 확보하기 위해 5-fold cross validation을 수행하였다.
예측값이 커질수록 크고 진한 점으로 표시되며 [Figure 7]에서는 [Figure 5]에서 fail bit들의 분포 경향이 반영되어 예측 값이 추정된 것을 확인할 수 있다. 본 연구에서는 주성분분석(Principal Component Analysis)을 이용하여 LOESS 예측 값에 대한 10개의 주성분 벡터를 특질로 추출한다.
따라서 대조군에서는 칩의 좌표를 나타내는 두 개의 변수와 총 결함 수를 나타내는 TBC 변수를 포함하여 총 세 개의 특질을 변수로 이용하였다. 실험군에서는 대조군에서 이용된 TBC 특질과 제 2장에서 제안한 Location, Quadratic weighted sum, LOESS estimation 세 종류 특질을 포함하여 특질 변수를 생성하였다.
이와 같이 여러 단계의 작업을 거치는 동안 각 단계에서 발생하는 미세한 결함들은 웨이퍼 상에 형성되어 최종 생산되는 제품의 품질을 저하시키는 원인이 될 수 있다. 이를 사전에 예측하고 조치하기 위해서 각 작업 단계마다 고온 또는 저온의 환경에서 제품에 대한 테스트가 진행되며 테스트 결과를 바탕으로 반도체 수율을 계산한다. 수율을 정확하게 예측하고 관리하는 것은 반도체 시장에서 기업의 경쟁력 확보에 가장 중요한 부분이다.
칩 별로 fail bit pattern에 따라 패키지 테스트 결과에 어떤 영향을 미치는지 분석하고자 K-means clustering을 이용하여 군집화를 수행하였다. 본 연구에서는 휴리스틱 기법(Heuristic Method) 을 이용하여 총 6개의 평균을 중심으로 이용하였다.
본 연구에서는 웨이퍼 테스트 단계에서 수집되는 웨이퍼 맵 이미지 데이터의 fail bit pattern을 칩 레벨에서 분석하기 위한 방법론을 제안한다. 칩 별로 fail bit pattern의 정보를 반영할 수 있는 특질을 추출하고 패키지 테스트의 결과를 예측하여 현장에서 사용하는 방법과 비교실험을 한다. 또한 칩 레벨에서 유사한 결함 패턴을 군집화 하여 패키지 테스트 결과에 영향을 미치는 패턴을 분석한다.
ANN 모델을 이용한 패키지 테스트 결과 예측의 프레임워크는 [Figure 8]과 같다. 칩 이미지로부터 제 2.2절에서 설명한 기법을 이용하여 세 종류의 특질을 추출하고 기존에 현업에서 이용하던 특질인 TBC를 포함하여 ANN 모델의 입력변수로 사용하였다. ANN 모델은 [Figure 8]과 같이 입력층(Input layer), 은닉층(Hidden layer), 출력층(Output layer)으로 구성되며, 오차를 최소화하는 방향으로 반복 시행착오를 거쳐 은닉층의 개수를 결정하였다(Ripley, 1996).

대상 데이터

본 연구에서는 실제 반도체 테스트 공정에서 수집된 데이터를 이용하여 실험을 진행하였다. 1개의 로트(Lot)에서 웨이퍼 단위로 샘플링 하였으며 샘플의 개수는 총 3,800개이다. 양품 칩과 불량 칩의 비율은 약 3대 1이며 70%를 학습데이터로 이용하였으며 30%를 이용하여 테스트 하였다.
본 연구에서는 실제 반도체 테스트 공정에서 수집된 데이터를 이용하여 실험을 진행하였다. 1개의 로트(Lot)에서 웨이퍼 단위로 샘플링 하였으며 샘플의 개수는 총 3,800개이다.
1개의 로트(Lot)에서 웨이퍼 단위로 샘플링 하였으며 샘플의 개수는 총 3,800개이다. 양품 칩과 불량 칩의 비율은 약 3대 1이며 70%를 학습데이터로 이용하였으며 30%를 이용하여 테스트 하였다.

데이터처리

본 연구에서 제안한 방법론의 성능을 측정하기 위해 추출된 특질을 이용하여 패키지 테스트 결과를 예측하고 기존의 방법론과 성능 비교를 수행하였다. 결과 예측에는 SVM(Support Vector Machine), Logistic Regression, Decision Tree 등의 예측 모델과 비교하였을 때 가장 높은 분류 성능을 보인 ANN(Artificial Neural Network) 모델을 이용하였다.

이론/모형

본 연구에서 제안한 방법론의 성능을 측정하기 위해 추출된 특질을 이용하여 패키지 테스트 결과를 예측하고 기존의 방법론과 성능 비교를 수행하였다. 결과 예측에는 SVM(Support Vector Machine), Logistic Regression, Decision Tree 등의 예측 모델과 비교하였을 때 가장 높은 분류 성능을 보인 ANN(Artificial Neural Network) 모델을 이용하였다.
첫 번째 특질은 웨이퍼 상에서 칩의 좌표 정보이다. 두 번째 특질은 칩의 세부영역에 위치하는 fail bit들의 가중 합이며 세 번째 특질은 LOESS(Local Regression)의 예측 값을 이용한다.
모델의 예측 정확도를 측정하기 위해 정확도(Accuracy)와 기하 평균(Geometric Mean)을 성능 척도로 이용하였으며 수식은 [Table 1]과 같다.
본 연구에서 제안하는 웨이퍼 맵 이미지 분석 방법론을 통해 추출된 특질의 성능을 비교하기 위해 대조군의 특질로 TBC(Total Fail Bit Count) 변수를 이용하였다. TBC는 현업에서 칩의 패키지 테스트 결과를 예측하기 위해 이용하는 변수들 중 하나로 칩에 존재하는 모든 fail bit들의 가중 합을 의미한다.
칩 별로 fail bit pattern에 따라 패키지 테스트 결과에 어떤 영향을 미치는지 분석하고자 K-means clustering을 이용하여 군집화를 수행하였다. 본 연구에서는 휴리스틱 기법(Heuristic Method) 을 이용하여 총 6개의 평균을 중심으로 이용하였다.

성능/효과

Li and Huang(2009)는 hybrid SOM-SVM 접근방법을 이용하여 웨이퍼 맵 이미지의 결함 패턴을 인식하는 방법론을 제안했다. SOM(Self-Organizinag Map)을 이용하여 유사한 결함 패턴을 군집화하고, SVM(Support Vector Machine)을 이용하여 새로운 결함 패턴이 입력되었을 때 유사한 결함 패턴의 군집으로 분류하여 90% 이상의 인식률을 보였다. 또한 Wang et al.
[Table 4]는 트레이닝 셋을 이용하여 생성한 군집에 테스트 셋을 이용하여 유사 군집으로 예측한 결과이다. 군집화 결과 군집 5에 해당하는 fail bit pattern은 패키지 테스트에서 약 95%로 불량이 발생하는 것을 확인할 수 있다. 또한 군집 4에 해당하는 fail bit pattern의 경우에는 상대적으로 다른 군집보다 불량률인 Fail Rate가 낮은 것을 확인할 수 있다.
따라서 본 연구에서는 칩 레벨의 웨이퍼 이미지를 분석하여 보다 설명력 있는 fail bit의 패턴 정보를 특질로 추출하고 칩의 패키지 테스트 결과 예측에 적용하였다. 그 결과 제안된 방법을 이용했을 때 기존의 방법보다 불량 칩의 예측 성능이 향상되었으며, fail bit pattern의 군집화를 통해 패키지 테스트 결과와 상관성이 높은 특정 fail bit pattern을 확인하였다. 이러한 특정 fail bit pattern을 보이는 칩들은 패키지 테스트 결과에서도 불량칩으로 확인될 가능성이 매우 높기 때문에 사전에 적절한 조치를 취하거나 조립 공정이 진행되기 전에 폐기함으로써 제조 시간과 비용을 감축시킴으로써 회사의 이익을 향상시킬 것으로 예상된다.
기존의 방법론은 양품칩의 예측률은 높지만 불량칩의 대부분을 양품 칩으로 분류하기 때문에 불량칩에 대한 예측률이 매우 낮은 경향이 있다. 본 연구에서 제안된 방법은 불량칩의 분류 성능을 향상시키기 때문에 불량칩과 양품칩의 예측률이 고루 향상되어 기하 평균이 크게 증가한 것을 확인할 수 있다.
[Table 2]에서 기존의 방법론과 제안된 방법론의 예측 결과를 확인할 수 있다. 실험 결과 제안된 방법론이 기존의 방법론보다 정확도는 약 5.26% 하락하였으나 기하 평균이 0.31에서 0.57로 약 84%만큼 크게 증가한 것을 확인할 수 있다. 기존의 방법론은 양품칩의 예측률은 높지만 불량칩의 대부분을 양품 칩으로 분류하기 때문에 불량칩에 대한 예측률이 매우 낮은 경향이 있다.

후속연구

본 연구에서는 칩 레벨에서 fail bit이 일렬로 발생하는 특이 패턴을 발견하였으나 실제 반도체 공정에서 생산되는 칩에서는 보다 많은 종류의 fail bit pattern이 존재할 것으로 예상된다. 따라서 본 연구의 방법론을 현업에 적용하기 위해서는 더 많은 양의 웨이퍼 맵 데이터를 분석하여 다양한 종류의 fail bit pattern을 정의할 필요가 있다. 또한 정의된 칩의 fail bit pattern으로 정확히 분류하고 불량 칩의 예측 성능을 향상시키기 위한 방법론에 관한 연구가 추후 진행될 예정이다.
이 외에도 본 연구의 접근 방법에는 모든 칩의 fail bit 정보를 분석하여 특질을 추출하는 과정에서 상당한 연산 시간이 소요된다는 단점이 있다. 따라서 칩의 fail bit pattern의 정보를 최대한으로 반영하며 빠른 연산이 가능한 효율적인 특질 추출 기법에 대한 추가적인 연구가 필요할 것이다.
따라서 본 연구의 방법론을 현업에 적용하기 위해서는 더 많은 양의 웨이퍼 맵 데이터를 분석하여 다양한 종류의 fail bit pattern을 정의할 필요가 있다. 또한 정의된 칩의 fail bit pattern으로 정확히 분류하고 불량 칩의 예측 성능을 향상시키기 위한 방법론에 관한 연구가 추후 진행될 예정이다. 이 외에도 본 연구의 접근 방법에는 모든 칩의 fail bit 정보를 분석하여 특질을 추출하는 과정에서 상당한 연산 시간이 소요된다는 단점이 있다.
본 연구에서 이용한 데이터 특성 상 웨이퍼 테스트 공정과 패키지 테스트 공정 사이에 진행되는 조립 공정에서 칩의 불량을 유발하는 다양한 오염 변수들이 유입될 수 있다. 따라서 양품 칩에 대한 예측 정확성에 비해 불량 칩에 대한 예측 정확성이 매우 낮은 경향을 보인다.
그 결과 불량 웨이퍼 탐지 정확성이 향상됨을 확인하였으며 정의된 웨이퍼 결함 패턴을 실제 현업에서 수율 예측에 활용하고 있다. 본 연구에서는 칩 레벨에서 fail bit이 일렬로 발생하는 특이 패턴을 발견하였으나 실제 반도체 공정에서 생산되는 칩에서는 보다 많은 종류의 fail bit pattern이 존재할 것으로 예상된다. 따라서 본 연구의 방법론을 현업에 적용하기 위해서는 더 많은 양의 웨이퍼 맵 데이터를 분석하여 다양한 종류의 fail bit pattern을 정의할 필요가 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	반도체가 필수적인 요소가 되는 분야는 무엇이 있는가?	반도체 시장은 전 세계적으로 IT경기가 상승하면서 빠른 속도로 성장하고 있다. 스마트폰과 태블릿 등 모바일 기기뿐만 아니라 자동차, 웨어러블(Wearable) 등 사물인터넷과 로봇 분야도 빠르게 성장해 반도체는 다양한 전자 제품과 사물에서 필수적인 요소가 되어가는 추세이다. 또한 전 세계적으로 완제품에 들어가는 반도체의 수요가 폭발적으로 증가하면서 국내에서 생산되는 반도체의 수출도 증가하고 있다.
	일반적인 반도체 제조 공정은 어떻게 진행되는가?	하나의 반도체 제품을 만들기 위해서는 매우 정교하고 복잡한 여러 단계의 작업을 거치게 되며 완제품이 되기까지 약 3~4개월의 오랜 시간이 걸린다. 일반적으로 반도체 제조 공정은 FAB(Wafer fabrication) 공정, 웨이퍼 테스트(Wafer test) 공정, 조립(Assembly) 공정, 패키지 테스트(Package test) 공정의 순서대로 진행이 된다(Uzsoy et al., 1992).
	반도체 제조 공정 중 웨이퍼 테스트(Wafer test) 공정은 어떤 공정인가?	, 1992). 웨이퍼 테스트 공정은 FAB 공정이 끝난 뒤에 웨이퍼(Wafer) 내의 칩에 전기적 자극을 가해 정상적인 기능을 하는지 검사하여 양/불량을 판별하는 공정이다. 조립 공정에서는 웨이퍼를 낱개의 칩으로 자르고 리드프레임 연결 및 반도체 회로를 보호하기 위한 틀 형성 등의 다양한 작업이 진행된다.

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저자의 다른 논문 :

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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