현재, 특정한 응용분야에 적합하도록 설계된 임베디드 시스템이 가전제품, 스마트폰, 자율주행 자동차, 로봇, 공장제어 등의 분야에 광범위하게 쓰이고 있다. 아울러, 임베디드 시스템을 구성하는 임베디드 프로세서의 성능에 지대한 영향을 미치는 DRAM의 중요성이 날로 증가되어, DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다. 모의실험을 통하여 임베디드 프로세서의 성능을 평가할 때 신뢰할만한 결과를 얻기 위하여, 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 이것을 위하여, DRAM 시뮬레이터와 연동할 수 있는 임베디드 프로세서 모의실험기를 개발하였다. 그리고, MiBench 임베디드 벤치마크를 입력으로, 싸이클 단위로 정확하게 동작하는 DRAM 모델이 임베디드 프로세서의 성능에 끼치는 영향을 분석하였다.
현재, 특정한 응용분야에 적합하도록 설계된 임베디드 시스템이 가전제품, 스마트폰, 자율주행 자동차, 로봇, 공장제어 등의 분야에 광범위하게 쓰이고 있다. 아울러, 임베디드 시스템을 구성하는 임베디드 프로세서의 성능에 지대한 영향을 미치는 DRAM의 중요성이 날로 증가되어, DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다. 모의실험을 통하여 임베디드 프로세서의 성능을 평가할 때 신뢰할만한 결과를 얻기 위하여, 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 이것을 위하여, DRAM 시뮬레이터와 연동할 수 있는 임베디드 프로세서 모의실험기를 개발하였다. 그리고, MiBench 임베디드 벤치마크를 입력으로, 싸이클 단위로 정확하게 동작하는 DRAM 모델이 임베디드 프로세서의 성능에 끼치는 영향을 분석하였다.
Currently, embedded systems designed for specific applications are used extensively in consumer electronics, smart phones, autonomous vehicles, robots, and plant control, etc. In addition, the importance of DRAM, which has a great influence on the performance of an embedded processor constituting an...
Currently, embedded systems designed for specific applications are used extensively in consumer electronics, smart phones, autonomous vehicles, robots, and plant control, etc. In addition, the importance of DRAM, which has a great influence on the performance of an embedded processor constituting an embedded system, has been increasing day by day, and research on DRAM has been actively conducted in industry and academia. Therefore, it is important to have a more accurate DRAM model in order to obtain reliable results when evaluating the performance of an embedded processor through simulation. In this paper, we developed an embedded processor simulator capable of interworking with a DRAM simulator. We also analyzed the influence of the DRAM model, which operates correctly on a cycle-by-cycle basis, on the performance of the embedded processor by using the MiBench embedded benchmark.
Currently, embedded systems designed for specific applications are used extensively in consumer electronics, smart phones, autonomous vehicles, robots, and plant control, etc. In addition, the importance of DRAM, which has a great influence on the performance of an embedded processor constituting an embedded system, has been increasing day by day, and research on DRAM has been actively conducted in industry and academia. Therefore, it is important to have a more accurate DRAM model in order to obtain reliable results when evaluating the performance of an embedded processor through simulation. In this paper, we developed an embedded processor simulator capable of interworking with a DRAM simulator. We also analyzed the influence of the DRAM model, which operates correctly on a cycle-by-cycle basis, on the performance of the embedded processor by using the MiBench embedded benchmark.
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문제 정의
명령어가 발행되었을 때, 업데이트 기능은 전역 테이블 참조를 통하여 영향을 받는 유한 상태도 트리의 모든 노드의 상태를 변경한다. 그러나, 검사 기능은 전역 테이블참조를 하지 않고 DRAM내부에 내장된 지역 테이블만을 참조하여 한 명령어에 의하여 영향을 받는 모든 노드에 대하여 조건과 일치하는지 확인한다.이렇게 함으로써, DRAM 제어기가 현재 싸이클이 특정 명령어를 발행할 수 있는 가장 이른 시점인지를 검증할 수 있다.
본 논문에서는 싸이클 단위로 동작하는 DRAM 시뮬레이터와 연동할 수 있는 명령어 자취형 임베디드 프로세서 모의실험기를 개발하였다. 본 모의실험기를 이용하여, Mibench 임베디드 벤치마크를 입력으로 모의실험을 수행하고, DDR3가 임베디드 프로세서의 성능에 끼치는 영향을 분석하였다 [5].
본 논문에서는 싸이클 단위로 정확하게 동작하는 DRAM 시뮬레이터와 연동하여 임베디드 프로세서의 성능을 측정할 수있는 임베디드 프로세서 모의실험기를 개발하였다. 이것을 위하여 초기 DRAM 프로화일러에 의하여 얻은 데이터를 DDR3를 모델링한 DRAM 시뮬레이터에 입력하여 DRAM에서 소요되는 싸이클 수를 획득하여 MiBench 임베디드 벤치마크를 실행하는 임베디드 프로세서의 성능을 측정하였다.
제안 방법
1 차 명령어 캐쉬와 데이터 캐쉬는 그 용량이 증가할 수록 성능에 유리하므로, 64 KB의 용량을 갖도록 설정하였다. 1 차 명령어 캐쉬는 2 차 연관도(set associativity)를 가지나, 1 차 데이터 캐쉬는 직접 매핑으로 설정하였다.
명령어의 디코드에 대하여, 랭크 단계에서 리프레쉬인 경우에 필요한 기능을 살펴본다. 리프레쉬 명령은 임의의 뱅크가 열려있는 가의 여부에 따라 달라진다.
본 논문에서는 싸이클 단위로 동작하는 DRAM 시뮬레이터와 연동할 수 있는 명령어 자취형 임베디드 프로세서 모의실험기를 개발하였다. 본 모의실험기를 이용하여, Mibench 임베디드 벤치마크를 입력으로 모의실험을 수행하고, DDR3가 임베디드 프로세서의 성능에 끼치는 영향을 분석하였다 [5].본 논문은 다음과 같이 구성된다.
본 논문에서는 싸이클 단위로 정확하게 동작하는 DRAM 시뮬레이터와 연동하여 임베디드 프로세서의 성능을 측정할 수있는 임베디드 프로세서 모의실험기를 개발하였다. 이것을 위하여 초기 DRAM 프로화일러에 의하여 얻은 데이터를 DDR3를 모델링한 DRAM 시뮬레이터에 입력하여 DRAM에서 소요되는 싸이클 수를 획득하여 MiBench 임베디드 벤치마크를 실행하는 임베디드 프로세서의 성능을 측정하였다. 그 결과, 임베디드 프로세서가 DRAM을 접근하는데 드는 손실이 명령어 캐쉬 또는 데이터 캐쉬에 의한 손실보다 1.
대상 데이터
두 번째 단계에서 DRAM 시뮬레이터가 위 파일을 입력으로 받아서 DRAM 내부에서 처리하기 위한 싸이클 수를 계산한다.본 모의실험에서 설정한 DRAM은 DDR3이며, 이것은 1600MT/s의 전송률, 11-11-11 타이밍, 11.9 GB/s의 대역폭을 갖는다[9].
본 모의실험은 운영체제 Fedora 25에서 3.1GHz로 동작하는Intel Core i5-2400에서 시행하였다. 표 1은 모의실험에 이용된 임베디드 프로세서 아키텍쳐의 사양을 나타낸 것이다.
이론/모형
본 논문에서 모의실험을 위한 DRAM의 모델링에 유한상태기계 (finite state machine)를 이용하였다. 이 유한상태기계는 여러 가지 DRAM의 상태를 노드로 구성하며, 외부입력이 주어질때 한 상태에서 다른 상태로 전이가 일어난다.
1 차 명령어 캐쉬는 2 차 연관도(set associativity)를 가지나, 1 차 데이터 캐쉬는 직접 매핑으로 설정하였다. 분기 명령어는 2 단계 적응형 분기 예측 방식을 적용하였다. 표 2는 모의실험에 이용된 일곱 개의 MiBench 임베디드 벤치마크 프로그램이다.
성능/효과
초기화 작업을 거친 후에, 그루핑 함수가 명령어 윈도우 생성 함수를 부르고 이것이 다시 명령어 인출 함수를 호출한다.결과로써, 임베디드 프로세서는 매 싸이클마다 새로운 명령어를 인출받는데, 만일 분기명령어를 만나면 인출을 중단한다.
85 IPC를 기록하였다. 결과적으로, 각 임베디드 벤치마크 프로그램 별로 임베디드 프로세서는 최저 0.73 IPC에서최고 1.91 IPC 범위를 나타내고 평균 1.41 IPC의 성능을 기록하였다.
이것을 위하여 초기 DRAM 프로화일러에 의하여 얻은 데이터를 DDR3를 모델링한 DRAM 시뮬레이터에 입력하여 DRAM에서 소요되는 싸이클 수를 획득하여 MiBench 임베디드 벤치마크를 실행하는 임베디드 프로세서의 성능을 측정하였다. 그 결과, 임베디드 프로세서가 DRAM을 접근하는데 드는 손실이 명령어 캐쉬 또는 데이터 캐쉬에 의한 손실보다 1.6 배 크다는 것을 알수 있었다.
마지막으로 sha는 명령어 캐쉬와 데이터 캐쉬에 의한 손실없이 DRAM에서만 상대적으로 낮은 4 %의 성능 저하로 두 번째로 높은 1.85 IPC를 기록하였다. 결과적으로, 각 임베디드 벤치마크 프로그램 별로 임베디드 프로세서는 최저 0.
모의실험 결과에서 알 수 있듯이, 명령어 수준 병렬성 및 캐쉬와 더불어 DRAM을 접근하는데 얼마나 많은 싸이클을 소비하느냐에 따라서 각 벤치마크를 실행한 임베디드 프로세서의 성능이 좌우됨을 알 수 있다. 일곱 개의 벤치마크에 대하여 명령어 캐쉬와 데이터 캐쉬에 의한 성능의 손실은 평균 9 %로 비슷한 수준이었으나, DRAM에 의한 손실이 그보다 높은 14 %를 기록하여, 그 중에서도 성능에 가장 큰 영향을 주는 것을 알 수있다.
73 IPC이하를 얻는데 그쳤다. 반면에,CRC는 명령어 캐쉬와 데이터 캐쉬에 의한 손실이 없고 오직DRAM에 의하여 2 % 의 성능 감소로 가장 높은 1.91 IPC를 기록하였다. Dijkstra는 데이터 캐쉬에 의하여 24 %, DRAM으로 인하여 18 %의 성능 손실로 중간에 해당하는 1.
모의실험 결과에서 알 수 있듯이, 명령어 수준 병렬성 및 캐쉬와 더불어 DRAM을 접근하는데 얼마나 많은 싸이클을 소비하느냐에 따라서 각 벤치마크를 실행한 임베디드 프로세서의 성능이 좌우됨을 알 수 있다. 일곱 개의 벤치마크에 대하여 명령어 캐쉬와 데이터 캐쉬에 의한 성능의 손실은 평균 9 %로 비슷한 수준이었으나, DRAM에 의한 손실이 그보다 높은 14 %를 기록하여, 그 중에서도 성능에 가장 큰 영향을 주는 것을 알 수있다.
후속연구
추후로, DDR3 이외에 DDR4, SALP, LPDDR3, LPDDR4,GDDR5 등의 기타 DRAM을 이용하는 임베디드 프로세서의 성능을 평가하고 비교하는 연구가 필요하다. 나아가, DRAM 시뮬레이터와 연동하여 성능을 측정하는 본 연구는 임베디드 멀티코어 프로세서 및 디지털 신호처리 멀티코어 프로세서에도 확대가 가능하다.
추후로, DDR3 이외에 DDR4, SALP, LPDDR3, LPDDR4,GDDR5 등의 기타 DRAM을 이용하는 임베디드 프로세서의 성능을 평가하고 비교하는 연구가 필요하다. 나아가, DRAM 시뮬레이터와 연동하여 성능을 측정하는 본 연구는 임베디드 멀티코어 프로세서 및 디지털 신호처리 멀티코어 프로세서에도 확대가 가능하다.
질의응답
핵심어
질문
논문에서 추출한 답변
임베디드 시스템은 어떤 분야에 쓰이는가?
현재, 특정한 응용분야에 적합하도록 설계된 임베디드 시스템이 가전제품, 스마트폰, 자율주행 자동차, 로봇, 공장제어 등의 분야에 광범위하게 쓰이고 있다. 아울러, 임베디드 시스템을 구성하는 임베디드 프로세서의 성능에 지대한 영향을 미치는 DRAM의 중요성이 날로 증가되어, DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다.
DRAM이란 무엇인가?
DRAM (Dynamic Random Access Memory)은 컴퓨터 시스템에서 메인메모리를 구성하는 휘발성 반도체 기억소자로서, 고성능 마이크로프로세서 및 멀티코어 프로세서 뿐만이 아니라임베디드시스템, 이동단말기의 성능에 큰 영향을 미친다. 따라서 과거에는 물론이고, 현재에서도 산업계와 학계에서 미래의DRAM에 대한 활발한 연구가 진행되고 있다[2]-[4].
DRAM 모델에서 명령어 발행 조건, 타이밍 정보, 상태 전이란 무엇인지 설명해보면?
DRAM의 표준 사양을 준수하기 위하여, DRAM 모델에서 명령어 발행 조건, 타이밍 정보, 상태 전이 세 가지에 대한 정보가 필요하다. 명령어 발행 조건이란, 어떤 단계 및 상태에서 한 명령어가 다른 명령어에 대한 선행 여부를 결정하기 위한 필요조건을 의미한다. 타이밍 정보는 각 단계 및 상태에서 DRAM의 내부 명령어와 명령어 간에 어떤 타이밍 파라미터가 적용되어야 하는가를 결정하는 것이다. 마지막으로, 상태 전이는 각 단계에서의 어떤 명령어가 어떤 상태로 전이되는지를 결정한다.
참고문헌 (9)
J. Balfour et. al, "An Energy-Efficient Processor Architecture for Embedded Systems," IEEE Computer Architectures, Vol. 7, No. 1, June 2008.
P. Rosenfeld et al. "DRAMSim2: A Cycle Accurate Memory System Simulator," IEEE Computer Architecture Letters, 2011.
Y. Kim et al. "A Case for Exploiting Subarray-Level Parallelism (SALP) in DRAM," ISCA, 2012.
D. Lee et al. "Tiered-Latency DRAM : A Low Latency and Low Cost DRAM Architecture," HPCA, 2013.
M. R. Guthaus, J. S. Ringenberg, D. Ernest, T. M. Austin, T. Mudge, and R. B. Brown, "MiBench: A free, commercial representative embedded benchmark suite," Workload Characterization, pp. 3-14, December 2001.
Y. Kim, W. Yang, and O. Mutlu, "Ramulator : A Fast and Extensible DRAM Simulator," IEEE Computer Architecture Letters, 2015.
J. Lee, "A Study of Trace-driven Simulation for Multi-core Processor Architectures," Journal of The Institute of Internet, Broadcasting and Communication, Vol. 12, No. 3, pp. 9-13, June 2012.
T. Austin, E. Larson, and D. Ernest, "SimpleScalar : An Infrastructure for Computer System Modeling," Computer, Vol. 35, No. 2, pp. 59-67, February 2002.
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