[논문]채널 길이의 변화에 따른 단일 게이트 피드백 전계효과 트랜지스터의 메모리 윈도우 특성

조진선; 김민석; 우솔아; 강현구; 김상식

doi:10.7471/ikeee.2017.21.3.284

채널 길이의 변화에 따른 단일 게이트 피드백 전계효과 트랜지스터의 메모리 윈도우 특성
Effect of Channel Length Variation on Memory Window Characteristics of single-gated feedback field-effect transistors 원문보기

전기전자학회논문지 = Journal of IKEEE, v.21 no.3, 2017년, pp.284 - 287

조진선 (Dept. of Semiconductor Systems Engineering, Korea University) , 김민석 (Dept. of Electrical Engineering, Korea University) , 우솔아 (Dept. of Electrical Engineering, Korea University) , 강현구 (Dept. of Electrical Engineering, Korea University) , 김상식 (Dept. of Electrical Engineering, Korea University)

초록
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본 연구에서는 3차원 소자 시뮬레이션을 통하여 단일 게이트 피드백 전계효과 트랜지스터의 전기적 특성과 채널 길이에 따른 메모리 윈도우 특성 변화를 확인하였다. 소자의 채널 길이는 50 nm에서 100 nm까지 변화시켜가며 시뮬레이션을 수행하였다. 시뮬레이션 결과 0에 가까운 문턱전압이하 기울기(< 1 mV/dec)와 ${\sim}1.27{\times}10^{10}$의 $I_{on}/I_{off}$ 비율을 얻었다. 또한 메모리 윈도우를 확인한 결과 채널 길이 50 nm의 소자는 0.31 V의 메모리 윈도우가 생성되었으나 채널 길이 100 nm의 소자는 메모리 윈도우가 생성되지 않았다.

Abstract ▼ AI-Helper

In this study, we examined the simulated electrical characteristics of single-gated feedback field effect transistors (FBFETs) and the influence of channel length variation of the memory window characteristics through the 3D device simulation. The simulations were carried out for various channel lengths from 50 nm to 100 nm. The FBFETs exhibited zero SS(< 1 mV/dec) and a current $I_{on}/I_{off}$ ratio${\sim}1.27{\times}10^{10}$. In addition, the memory windows were 0.31 V for 50 nm-channel-length devices while no memory windows were observed for 100 nm-channel-length devices.

주제어

AI 본문요약
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문제 정의

특히 초저전력 메모리 소자의 경우 좁은 메모리 윈도우에서 충분한 전류 감지 폭을 요구한다. 따라서 본 연구에서는 technology computer-aided design (TCAD) 3D 시뮬레이션을 활용하여 단일 게이트 피드백 전계효과 트랜지스터의 채널 길이 변화에 따른 메모리 윈도우의 특성을 알아보고자 한다.
본 연구에서는 단일 게이트 피드백 전계효과 트랜지스터의 메모리 특성에 미치는 채널 길이의 영향을 TCAD 3D 시뮬레이션을 통해 확인하였다. 채널 길이의 증가에 따라 메모리 윈도우의 크기가 감소함을 확인하였고, 이는 순방향 게이트 트리거 전압의 변화보다 역방향 게이트 트리거 전압에 의존하는 경향을 보였다.

제안 방법

27×10¹⁰로 높은 I_on/I_off 비율을 확인하였다. 이렇게 얻은 I_DS-V_GS 그래프에서 단일 게이트 피드백 전계효과 트랜지스터의 순방향 및 역방향 게이트 트리거 전압을 추출하였으며, 두 값의 차로 메모리 윈도우의 크기를 계산하였다.

대상 데이터

65 eV인 백금(platinum, Pt)을 활용하여 gate-all-around (GAA) 나노선 형태로 구조를 설정하였다. 소자의 크기는 그림 1에 표기된 것처럼 채널 지름 (T_Si) 10 nm, 게이트 절연막 두께 (T_OX)를 2nm으로 설정하였고, 채널 길이 (L_CH)는 50 nm부터 100 nm까지 변경하여 설정하였다. 순방향 피드백 루프를 형성하기 위하여 드레인 영역에 p-타입으로, 도핑된 채널 영역과 소스 영역에 n-타입으로 고농도 도핑을 형성하였다.
본 시뮬레이션 연구에서 활용한 단일 게이트 피드백 전계효과 트랜지스터의 구조는 그림 1과 같다. 채널 물질은 CMOS 공정에서 주로 활용되는 실리콘을 사용하였으며, 게이트 절연막은 유전상수 (dielectric constant)가 9.3인 Al₂O₃를 사용하였다. 그리고 게이트 물질은 일함수 (work function)가 5.

이론/모형

또한 금속-산화막-반도체 구조를 포함한다. 따라서 정확한 시뮬레이션 계산을 위해 BJT와 MOSFET 시뮬레이션에 활용되는 Fermi-Dirac, Lombardi (CVT) Model, field dependent mobility, bandgap narrowing, concentration-dependent lifetime, Auger recombination과 같은 시뮬레이션모델을 활용하였으며, 시뮬레이션 온도는 상온인 300 K으로 설정하여 데이터를 측정하였다.
본 연구는 3차원 소자 시뮬레이터인 Silvaco 사의 Atlas [8] (5.20.2.R)를 활용하여 시뮬레이션을 수행하였다. 단일 게이트 피드백 전계효과 트랜지스터는 구조가 사이리스터 (thyristor)와 유사하며, p-n-p와 n-p-n 양극성 접합 트랜지스터 (BJT)가 연결된 구조이다.

성능/효과

결과적으로 메모리 윈도우의 크기는 채널 길이가 50 nm일 때 0.31 V에서 채널 길이 100 nm일때 0 V로 채널 길이에 반비례적인 관계를 가지는 것을 확인할 수 있었다.
본 연구에서는 단일 게이트 피드백 전계효과 트랜지스터의 메모리 특성에 미치는 채널 길이의 영향을 TCAD 3D 시뮬레이션을 통해 확인하였다. 채널 길이의 증가에 따라 메모리 윈도우의 크기가 감소함을 확인하였고, 이는 순방향 게이트 트리거 전압의 변화보다 역방향 게이트 트리거 전압에 의존하는 경향을 보였다. 채널 길이에 따라 조절 가능한 메모리 윈도우와 높은 I_on/I_off 비율을 가지는 소자의 특성을 활용하여 단일 게이트 피드백 전계효과 트랜지스터를 초저전력 메모리 소자로 활용할 수 있을 것이다.

후속연구

채널 길이의 증가에 따라 메모리 윈도우의 크기가 감소함을 확인하였고, 이는 순방향 게이트 트리거 전압의 변화보다 역방향 게이트 트리거 전압에 의존하는 경향을 보였다. 채널 길이에 따라 조절 가능한 메모리 윈도우와 높은 I_on/I_off 비율을 가지는 소자의 특성을 활용하여 단일 게이트 피드백 전계효과 트랜지스터를 초저전력 메모리 소자로 활용할 수 있을 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	반도체 산업에서 높은 집적도 및 성능 향상을 위해 해왔던 것은?	반세기동안 반도체 산업은 높은 집적도 및 성능 향상을 위해 금속-산화막-반도체 전계효과 트랜지스터 (MOSFET)의 회로선폭을 끊임없이 감소시켜왔다[1]. 하지만 이러한 노력에도 불구하고 MOSFET 소자의 집적도 향상으로 단일 칩의 전력소모가 증가하였다.
	단일 칩의 전력소모가 증가의 한계를 극복하기 위해 제안된 소자들은?	하지만 이러한 노력에도 불구하고 MOSFET 소자의 집적도 향상으로 단일 칩의 전력소모가 증가하였다. 이러한 한계를 극복하기 위해 터널링 전계효과 트랜지스터 (TFET) [2], 충격 이온화 금속-산화막-반도체 전계효과 트랜지스터 (IMOS) [3], 피드백 전계효과 트랜지스터(FBFET) [4]와 같은 초저전력 구동이 가능한 새로운 소자들이 제안되었다. 새로운 구동 원리를 이용한 소자들 중 피드백 전계효과 트랜지스터의 경우 높은 on-current와 0 mV/dec에 가까운 낮은 문턱전압이하 기울기 (subthreshold swing) 값을 구현할 수 있기 때문에 이를 초저전력 소자로 활용하는 연구가 진행되고 있다.
	피드백 전계효과 트랜지스터가 메모리 소자로서의 가능성을 보이는 이유는?	특히 피드백 전계효과 트랜지스터는 우수한 스위칭 특성뿐만 아니라 전하의 축적에 의한 이력곡선 (hysteresis loop)을 보이므로 메모리 소자로서의 활용 가능성이 제시되고 있다[5]. 단일 소자의 채널 영역에 전하를 축적하기 때문에 1T-DRAM 소자로의 활용이 연구되고 있으며[6], 읽는 과정에서 축적된 전하를 잃지 않는 특성을 활용해 SRAM 소자로의 연구도 진행되고 있다[7].

참고문헌 (12)

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상세보기
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상세보기
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상세보기
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El Dirani, H., et al. "Competitive 1T-DRAM in 28 nm FDSOI technology for low-power embedded memory," SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), 2016 IEEE. IEEE, 2016. DOI : 10.1109/S3S.2016.7804402
Wan, Jing, et al. "A systematic study of the sharp-switching Z 2-FET device: from mechanism to modeling and compact memory applications." Solid-State Electronics, vol. 90, pp. 2-11, 2013. DOI : https://doi.org/10.1016/j.sse.2013.02.060

상세보기
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Choi, Woo Young, et al. "Tunneling field-effect transistors (TFETs) with subthreshold swing (SS) less than 60 mV/dec." IEEE Electron Device Letters vol. 28, no. 8, pp. 743-745, 2007. DOI : 10.1109/LED.2007.901273

상세보기
Cho, Min Hee, "Thin-Body SOI Capacitorless DRAM Cell Design Optimization and Scaling," Doctor thesis, University of California, Berkeley, 2012.
DIMITRIJEV, Sima, Principle of Semiconductor Devices 2/E, Oxford University Press, 2012
Yeung, Chun Wing, "Steep On/Off Transistors for Future Low Power Electronics", Doctor thesis, University of California, Berkeley, 2014.

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