현재, 영상처리, 음성처리, 필터링, 등화 등의 분야에 디지털 신호처리 시스템이 광범위하게 쓰이고 있다. 더불어, 디지털 신호처리 시스템을 구성하는 디지털 신호처리 프로세서의 성능에 지대한 영향을 미치는 DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다. 따라서, 모의실험을 통하여 디지털 신호처리 프로세서의 성능에 대한 신뢰할만한 결과를 얻기 위하여, 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 싸이클 단위로 정확하게 동작하는 DRAM 시뮬레이터와 연동할 수 있는 디지털 신호처리 프로세서 모의실험기를 개발했다. 그리고 UTDSP 디지털 신호처리 벤치마크를 개발한 모의실험기에 대한 입력으로 하여, DRAM이 디지털 신호처리 프로세서의 성능에 끼치는 영향을 분석하였다.
현재, 영상처리, 음성처리, 필터링, 등화 등의 분야에 디지털 신호처리 시스템이 광범위하게 쓰이고 있다. 더불어, 디지털 신호처리 시스템을 구성하는 디지털 신호처리 프로세서의 성능에 지대한 영향을 미치는 DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다. 따라서, 모의실험을 통하여 디지털 신호처리 프로세서의 성능에 대한 신뢰할만한 결과를 얻기 위하여, 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 싸이클 단위로 정확하게 동작하는 DRAM 시뮬레이터와 연동할 수 있는 디지털 신호처리 프로세서 모의실험기를 개발했다. 그리고 UTDSP 디지털 신호처리 벤치마크를 개발한 모의실험기에 대한 입력으로 하여, DRAM이 디지털 신호처리 프로세서의 성능에 끼치는 영향을 분석하였다.
Currently, digital signal processing systems are used extensively in image processing, audio processing, filtering, and equalizations, etc. In addition, the importance of DRAM, which has a great influence on the performance of an digital signal processor has been increased, making research on DRAM a...
Currently, digital signal processing systems are used extensively in image processing, audio processing, filtering, and equalizations, etc. In addition, the importance of DRAM, which has a great influence on the performance of an digital signal processor has been increased, making research on DRAM actively conducted in industry and academia. Therefore, it is important to have a more accurate DRAM model in order to obtain reliable results when evaluating the performance of a digital signal processor through simulation. In this paper, we developed a digital signal processor simulator capable of inter-working with a DRAM simulator. With the simulator, we analyzed the influence of the DRAM model which operates correctly on a cycle-by-cycle basis, on the performance of the digital signal processor by using the UTDSP digital signal benchmark.
Currently, digital signal processing systems are used extensively in image processing, audio processing, filtering, and equalizations, etc. In addition, the importance of DRAM, which has a great influence on the performance of an digital signal processor has been increased, making research on DRAM actively conducted in industry and academia. Therefore, it is important to have a more accurate DRAM model in order to obtain reliable results when evaluating the performance of a digital signal processor through simulation. In this paper, we developed a digital signal processor simulator capable of inter-working with a DRAM simulator. With the simulator, we analyzed the influence of the DRAM model which operates correctly on a cycle-by-cycle basis, on the performance of the digital signal processor by using the UTDSP digital signal benchmark.
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문제 정의
DRAM의 메모리 컨트롤러는 프로세서로부터 읽기 요청이 들어왔을 때, 1절에서 기술한 것과 같이 해독, 검사, 정정의 세 가지 기능으로 응답한다. 또한, 랭크에 전원이 공급되지 않거나 뱅크가 닫혔을 때는 읽기 명령어를 수행할 수 없기 때문에 읽기 명령어를 수행하기 전에 주어진 어드레스에 대한 명령어가 발행 가능한지를 검사한다. 해독 기능은 주어진 어드레스와 주어진 명령어에 대하여 명령어가 현재의 싸이클에 즉시 발행될 수 있는지를 검사하며, 이것을 통과한 후에는 메모리 컨트롤러가 읽기 명령어를 발행할 수 있다.
본 논문에서는 싸이클 단위로 동작하는 DRAM 시뮬레이터와 인터페이스 할 수 있는 명령어 자취형 디지털 신호처리 프로세서 모의실험기를 개발했고, UTDSP 디지털 신호처리 벤치마크를 입력으로 모의실험을 수행하여, DDR3가 디지털 신호처리 프로세서의 성능에 끼치는 영향을 분석하였다[5].
본 논문에서는 싸이클 단위로 동작하는 DRAM 시뮬레이터와 함께 디지털 신호처리 프로세서의 성능을 측정할 수 있는 디지털 신호처리 프로세서 시뮬레이터를 개발하였다. 이것을 위하여 초기 DRAM 프로화일러에 의하여 얻은 데이터를 DDR3를 모델링한 DRAM 시뮬레이터에 입력하여 DRAM에서 소요되는 싸이클 수를 획득하였으며, UTDSP 디지털 신호처리 벤치마크를 입력으로 실행하는 디지털 신호처리 프로세서의 성능을 측정하였다.
제안 방법
명령어가 발행되었을 때, 정정 기능은 전역 테이블 참조를 통하여 영향을 받는 유한상태도 트리의 모든 노드의 상태를 변경한다. 그러나, 검사 기능은 전역 테이블 참조를 하지 않고 오직 DRAM 내부에 내장된 지역 테이블만을 참조하여 한 명령어에 의하여 영향을 받는 모든 노드에 대하여 조건과 일치하는지를 확인한다. 이렇게 함으로써, DRAM 제어기가 특정 명령어를 발행할 수 있는 가장 빠른 싸이클 시점을 확인할 수 있다.
본 연구에서 개발된 디지털 신호처리 프로세서는 모의실험을 위하여 제 1 단계 명령어 자취의 발생, 제 2 단계 명령어 자취를 위한 디지털 신호처리 프로세서의 실행으로 나누어진다. 제 1 단계에서 명령어 자취는 일반적인 명령어자취 모의실험 (trace-driven simulation)에서 선행되어야 하는 작업으로서, 특정 하드웨어와 상관없이 디지털 신호처리 소프트웨어의 특성에 따라 발생되었다.
1차 명령어 캐쉬는 2차 연관도(set associativity) 를 가지나, 1차 데이터 캐쉬는 직접 매핑으로 설정하였다. 분기 명령어는 2단계 적응형 분기 예측 방식을 적용하였다. 표 2는 모의실험에 이용된 아홉 개의 UTDSP 디지털 신호처리 벤치마크 프로그램이다.
본 논문에서는 싸이클 단위로 동작하는 DRAM 시뮬레이터와 함께 디지털 신호처리 프로세서의 성능을 측정할 수 있는 디지털 신호처리 프로세서 시뮬레이터를 개발하였다. 이것을 위하여 초기 DRAM 프로화일러에 의하여 얻은 데이터를 DDR3를 모델링한 DRAM 시뮬레이터에 입력하여 DRAM에서 소요되는 싸이클 수를 획득하였으며, UTDSP 디지털 신호처리 벤치마크를 입력으로 실행하는 디지털 신호처리 프로세서의 성능을 측정하였다.
대상 데이터
모의실험은 운영체제 Fedora 25에서 3.1 GHz로 작동하는 Intel Core i5-2400에서 수행하였다. 표 1은 모의실험에 사용된 디지털 신호처리 프로세서 아키텍쳐의 사양을 보인다.
두 번째 단계에서 DRAM 시뮬레이터가 위 파일을 입력으로 받아서 DRAM 내부에서 처리하기 위한 싸이클 수를 계산한다. 본 모의실험에서 설정한 DRAM은 1600MT/s의 전송률, 11-11-11 타이밍, 11.9 GB/s의 대역폭을 갖는 DDR3이다[9].
성능/효과
36 IPC를 기록하였다. FIR은 명령어 캐쉬에 의하여 66 %, DRAM으로 인하여 55 %의 성능 손실로 중간에 해당하는 0.50 IPC를 기록하였다.
그림 4에 최종적으로 아홉 개의 UTDSP 벤치마크에 대하여 DRAM의 동작을 포함한 모의실험을 수행하여 성능을 IPC로 나타냈다. Lpc는 명령어캐쉬 미스에 의하여그 성능이 83 %, DRAM을 접근하는데 69 % 감소하여, 가장 낮은 수준인 0.34 IPC를 얻는데 그쳤다. 그러나, IIR은 명령어 캐쉬에 의한 손실이 18 %에 불과하고 DRAM 에 의하여 불과 15 %의 성능 감소로 인하여 가장 높은 1.
초기화 작업을 거친 후에, 그루핑 함수가 명령어 윈도우 생성 함수를 부르고 이것이 다시 명령어 인출 함수를 호출한다. 결과로써, 디지털 신호처리 프로세서는 매 싸이클마다 새로운 명령어를 인출받는데, 만일 분기명령어를 만나면 인출을 중단한다.
결과적으로, 각 디지털 신호처리 벤치마크 프로그램 별로 디지털 신호처리 프로세서는 최저 0.34 IPC에서 최고 1.36 IPC 범위를 나타내고 평균 0.67 IPC의 성능을 기록하였다.
그 결과, 디지털 신호처리 프로세서가 DRAM을 접근하는데 드는 손실이 명령어 캐쉬 미스에 의한 성능 손실 다음으로 영향력이 크기 때문에 성능을 보다 정밀하게 측정하려면 정확한 DRAM 모델이 필요하다는 것을 알 수 있었다.
34 IPC를 얻는데 그쳤다. 그러나, IIR은 명령어 캐쉬에 의한 손실이 18 %에 불과하고 DRAM 에 의하여 불과 15 %의 성능 감소로 인하여 가장 높은 1.36 IPC를 기록하였다. FIR은 명령어 캐쉬에 의하여 66 %, DRAM으로 인하여 55 %의 성능 손실로 중간에 해당하는 0.
본 연구에 따르면, 디지털 신호처리 프로세서의 성능이 명령어 수준 병렬성 및 캐쉬와 더불어 DRAM을 접근하는데 얼마나 많은 싸이클을 소비하느냐에 따라서 결정됨을 알 수 있다. 아홉 개의 벤치마크에 대하여 명령어 캐쉬에 의한 성능의 손실이 평균 39 %로 가장 높게 나타났으며, DRAM에 의한 손실이 두 번째로 높은 33 %를 기록하여, 성능에 무시하지 못하는 영향을 주는 것을 알 수 있다.
본 연구에 따르면, 디지털 신호처리 프로세서의 성능이 명령어 수준 병렬성 및 캐쉬와 더불어 DRAM을 접근하는데 얼마나 많은 싸이클을 소비하느냐에 따라서 결정됨을 알 수 있다. 아홉 개의 벤치마크에 대하여 명령어 캐쉬에 의한 성능의 손실이 평균 39 %로 가장 높게 나타났으며, DRAM에 의한 손실이 두 번째로 높은 33 %를 기록하여, 성능에 무시하지 못하는 영향을 주는 것을 알 수 있다.
후속연구
추후로, DDR3 이외에 DDR4, SALP, LPDDR3, LPDDR4, GDDR5 등의 기타 DRAM을 이용하는 디지털 신호처리 프로세서의 성능을 평가하고 비교하는 연구가 필요하다.
질의응답
핵심어
질문
논문에서 추출한 답변
DRAM이란 무엇인가?
DRAM (Dynamic Random Access Memory)은 컴퓨터 시스템에서 메인 메모리를 구성하는 휘발성 반도체 기억소자로서, 고성능 마이크로프로세서 및 멀티코어프로세서 뿐만이 아니라 디지털 신호처리시스템, 이동단말기의 성능에 큰 영향을 미친다. 따라서 과거에는 물론이고, 현재에서도 산업계와 학계에서 미래의 DRAM에 대한 활발한 연구가 진행되고 있다[2]-[4] .
리프레쉬 (refresh) 명령은 어떻게 수행되는가?
리프레쉬 (refresh) 명령은 임의의 뱅크가 열려있는 가의 여부에 따라 달라진다. 즉, 임의의 뱅크가 열려있다면, 전체 충전 명령어를 통하여 모든 뱅크를 닫은 이후에 리프레쉬 명령어를 수행한다. 그러나, 모든 뱅크가 닫혀있다면 추가의 명령어를 발행하지 않고 리프레쉬 명령어를 보낸다. 이 때 명령어는 성공적으로 디코드되며, DRAM의 유한상태도 트리에 대한 탐색을 멈춘다.
디지털 신호처리 프로세서는 어디에 사용되는가?
디지털 신호처리 프로세서는 디지털 신호처리에 특화된 구조를 갖는 전문화된 마이크로프로세서로서, 음성신호, 영상신호, 전자기신호 또는 광학신호 등을 처리하는데 쓰인다. 디지털 신호처리의 목적은 실세계의 아날로그 신호를 ADC(Analog to Digital Converter)를 통하여 변환된 디지털 신호를 측정, 필터링, 압축하기 위한 것이 대부분이다.
참고문헌 (9)
L. J. Karam, I. AlKamal, A. Gatherer, G. A. Frantz, D. V. Anderson, B. L. Evans, "Trends in Multi-core DSP Platforms," IEEE Signal Processing Magazine, pp. 1-10, Nov. 2009
P. Rosenfeld et al. "DRAMSim2: A Cycle Accurate Memory System Simulator," IEEE Computer Architecture Letters, 2011.
Y. Kim et al. "A Case for Exploiting Subarray-Level Parallelism (SALP) in DRAM," ISCA, 2012.
D. Lee et al. "Tiered-Latency DRAM : A Low Latency and Low Cost DRAM Architecture," HPCA, 2013.
C. G. Lee, "UTDSP Benchmark," http://www.eecg.toronto.edu/-corinna/DSP/infrast ructure/UTDSP.html, May 1998.
Y. Kim, W. Yang, and O. Mutlu, "Ramulator : A Fast and Extensible DRAM Simulator," IEEE Computer Architecture Letters, 2015.
J. Lee, "A Study of Trace-driven Simulation for Multi-core Processor Architectures," Journal of The Institute of Internet, Broadcasting and Communication, vol. 12, no. 3, pp. 9-13, Jun. 2012.
T. Austin, E. Larson, and D. Ernest, "SimpleScalar : An Infrastructure for Computer System Modeling," Computer, Vol. 35, No. 2, pp. 59-67, Feb. 2002.
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