[논문]PMOS-다이오드 형태의 eFuse OTP IP 설계

김영희; 김홍주; 하윤규; 하판봉

doi:10.17661/jkiiect.2020.13.1.64

PMOS-다이오드 형태의 eFuse OTP IP 설계
Design of PMOS-Diode Type eFuse OTP Memory IP 원문보기

한국정보전자통신기술학회논문지 = Journal of Korea institute of information, electronics, and communication technology, v.13 no.1, 2020년, pp.64 - 71

김영희 (Department of Electronic Engineering, Changwon National University) , 김홍주 (Department of Electronic Engineering, Changwon National University) , 하윤규 (Department of Electronic Engineering, Changwon National University) , 하판봉 (Department of Electronic Engineering, Changwon National University)

초록
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전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

Abstract ▼ AI-Helper

eFuse OTP memory IP is required to trim the analog circuit of the gate driving chip of the power semiconductor device. Conventional NMOS diode-type eFuse OTP memory cells have a small cell size, but require one more deep N-well (DNW) mask. In this paper, we propose a small PMOS-diode type eFuse OTP memory cell without the need for additional processing in the CMOS process. The proposed PMOS-diode type eFuse OTP memory cell is composed of a PMOS transistor formed in the N-WELL and an eFuse link, which is a memory element and uses a pn junction diode parasitic in the PMOS transistor. A core driving circuit for driving the array of PMOS diode-type eFuse memory cells is proposed, and the SPICE simulation results show that the proposed core circuit can be used to sense post-program resistance of 61㏀. The layout sizes of PMOS-diode type eFuse OTP memory cell and 512b eFuse OTP memory IP designed using 0.13㎛ BCD process are 3.475㎛ × 4.21㎛ (= 14.62975㎛2) and 119.315㎛ × 341.95㎛ (= 0.0408mm2), respectively. After testing at the wafer level, it was confirmed that it was normally programmed.

주제어

표/그림 (11)

그림 그림 1. NMOS-diode type eFuse OTP 셀 회로도[10]. Fig. 1. NMOS-diode type eFuse OTP memory cell.
그림 그림 2. Isolated NMOS 트랜지스터의 공정단면도[10]. Fig. 2. Process cross section of an isolated NMOS transistor.
그림 그림 3. 5V PMOS-다이오드 형태의 eFuse OTP 셀 회로도. Fig. 3. 5V PMOS diode type eFuse OTP memory cell.
그림 그림 4. PMOS-다이오드 형태의 eFuse OTP 셀 회로에 사용된 PMOS 트랜지스터의 공정단면도. Fig. 4. Process cross section of a PMOS transistor used in a PMOS-diode type eFuse OTP memory cell.
그림 그림 5. PMOS-diode 형태의 eFuse OTP 셀 레이아웃 이미지. Fig. 5. Layout image of a PMOS diode type eFuse OTP memory cell.
표 표 1. PMOS-다이오드 형태의 eFuse OTP 셀을 사용하여 설계된 512b eFuse OTP IP의 주요 특징. Table 1. Major features of the 512b eFuse OTP memory IP designed using PMOS-diode type eFuse OTP memory cells.
그림 표 2. 동작모드에 따른 eFuse OTP 셀 바이어스 조건. Table 2. eFuse OTP memory cell bias conditions according to the operating mode.
그림 그림 6. 512b eFuse OTP 코어회로 (a) SL 구동회로 (b) WL 구동회로 (c) BL S/A회로. Fig. 6. 512b eFuse OTP memory core circuits: (a) SL drive circuit, (b) WL drive circuit, and (c) BL S/A circuit.
그림 그림 7. PMOS-diode 형태의 eFuse OTP 셀을 사용하여 설계된 512b eFuse OTP IP의 레이아웃 이미지. Fig. 7. Layout image of the designed 512b eFuse OTP memory IP with PMOS-diode type eFuse OTP memory cells.
표 표 3. 동작모드에 따른 프로그램된 eFuse 링크의 센싱 저항 모의 실험 결과 (a) normal read 모드 (b)program-verify-read 모드. Table 3. Simulation results of sensing resistance of the programmed eFuse link according to the operation mode: (a) normal read mode and (b) program-verify-read mode.
그림 그림 8. Read mode에서의 웨이퍼 측정결과 (a) 프로그램 이전 (b) 프로그램 이후. Fig. 8. Measurement results of manufactured wafer in read mode: (a) pre-prpgamming and (b) post-programming.

AI 본문요약
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문제 정의

따라서 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소 자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 PS 노드에 연결된 p+ 확산 영역과 WWLb가 연결된 N-WELL 사이에 pn 접합 다이오드가 기생적으로 만들어진다.
따라서 본 논문에서는 CMOS 공정에서 추가 공정이 필요없는 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 PS(PMOS Source) 노드에 연결된 p+ 확산영역과 WWLb (Write WL bar)가 연결된 N-WELL 사이에 pn 접합 다이오드가 기생적으로 만들어진다.

제안 방법

62975㎛² )이다. SL의 p+ 확산 영역을 5V PMOS 트랜지스터의 바디 노드인 N-WELL의 pick-up인 n+ 확산 영역에 최대한 가까이 배치하 므로 기생하는 N-WELL 저항을 줄이도록 레이아웃 하였다. 한편 제안된 PMOS-다이오드 eFuse OTP 셀 사이즈는 기존의 eFuse OTP 셀인 89.
5V)의 전압을 인가하고, WWLb에 0V의 전압을 인가하면 선택된 셀의 eFuse 링크, PMOS 트랜지스터의 PS 노드와 body인 N-WELL 사이에 형성된 pn 접합 다이오드를 통해 SL에서 WWLb 전류 경로로 수십 mA 이상의 과전류가 흐르면서 선택된 eFuse 링크를 열적으로 blowing한다. 그리고 제안된 eFuse OTP 셀 어레이를 구동하기 위한 코어 회로를 제안하였다. 한편 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 BL S/A 회로에 voltage regulation된 V2V(=2.
따라서 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소 자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 PS 노드에 연결된 p+ 확산 영역과 WWLb가 연결된 N-WELL 사이에 pn 접합 다이오드가 기생적으로 만들어진다. 선택된 eFuse OTP 셀의 eFuse 링크를 프로그램하기 위해 eFsue 링크의 양극에 연결된 SL과 RWLb 신호에 VDD의 전압을 인가하고, WWLb에 0V의 전압을 인가하면 선택된 셀의 eFuse 링크, PMOS 트랜지스터의 PS 노드와 body인 N-WELL 사이에 형성된 pn 접합 다이오드를 통해 SL에서 WWLb 전류 경로로 수십 mA 이상의 과전류가 흐르면서 선택된 eFuse 링크를 열적으로 blowing한다.
따라서 본 논문에서는 CMOS 공정에서 추가 공정이 필요없는 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 PS(PMOS Source) 노드에 연결된 p+ 확산영역과 WWLb (Write WL bar)가 연결된 N-WELL 사이에 pn 접합 다이오드가 기생적으로 만들어진다. eFuse 링크의 양극은 SL에 연결시켰고, eFuse 링크의 음극은 PMOS 트랜지스터의 소스 노드에 연결되어 있다.
그리고 PMOS 트랜지스터의 게이트는 RWLb(Read WL bar) 신호에 연결되어 있고, 드레인 노드는 BL, body 노드는 WWLb 신호에 연결되어 있다. 선택된 eFuse OTP 셀의 eFuse 링크를 프로그램하기 위해 eFsue 링크의 양극에 연결된 SL(Source Line)과 RWLb 신호에 VDD(=5.5V)의 전압을 인가하고, WWLb에 0V의 전압을 인가하면 선택된 셀의 eFuse 링크, PMOS 트랜지스터의 PS 노드와 body인 N-WELL 사이에 형성된 pn 접합 다이오드를 통해 SL에서 WWLb 전류 경로로 수십 mA 이상의 과전류가 흐르면서 선택된 eFuse 링크를 열적으로 blowing한다. 그리고 제안된 eFuse OTP 셀 어레이를 구동하기 위한 코어 회로를 제안하였다.
본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소 자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 PS 노드에 연결된 p+ 확산 영역과 WWLb가 연결된 N-WELL 사이에 pn 접합 다이오드가 기생적으로 만들어진다. 선택된 eFuse OTP 셀의 eFuse 링크를 프로그램하기 위해 eFsue 링크의 양극에 연결된 SL과 RWLb 신호에 VDD의 전압을 인가하고, WWLb에 0V의 전압을 인가하면 선택된 셀의 eFuse 링크, PMOS 트랜지스터의 PS 노드와 body인 N-WELL 사이에 형성된 pn 접합 다이오드를 통해 SL에서 WWLb 전류 경로로 수십 mA 이상의 과전류가 흐르면서 선택된 eFuse 링크를 열적으로 blowing한다. 한편 eFuse OTP 셀 어레이를 구동하기 위해 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다.
PMOS 트랜지스터에서 pn 접합 다이오드는 그림 4의 PS 노드에 연결된 p+ 확산 영역과 WWLb가 연결된 N-WELL 사이에 기생적으로 만들어진다. 선택된 eFuse OTP 셀의 eFuse 링크를 프로그램하기 위해서는 eFsue 링크의 양극에 연결된 SL, RWLb, WWLb 신호에 각각 VDD(=5.5V), VDD와 0V 전압을 인가하면 선택된 eFuse OTP 셀의 eFuse 링크, PMOS 트랜지스터의 PS 노드와 body인 N-WELL 사이에 형성된 pn 접합 다이오드를 통해 SL에서 WWLb 전류 경로로 수십 mA 이상의 과전류가 흐르면서 선택된 eFuse OTP 셀에 포함된 eFuse 링크를 열적으로 blowing하여 수 ㏁ 이상의 고저항을 갖도록 만든다. 반면 프로그램되지 않은 저항은 100Ω 정도 된다.
0V ±10%)의 전압을 사용하였다[10]. 제안된 BL S/A회로를 사용하 므로 61㏀의 post-program 저항을 센싱하였다. 0.
한편 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 BL S/A 회로에 voltage regulation된 V2V(=2.0V ±10%)의 전압을 사용하였다[10].
선택된 eFuse OTP 셀의 eFuse 링크를 프로그램하기 위해 eFsue 링크의 양극에 연결된 SL과 RWLb 신호에 VDD의 전압을 인가하고, WWLb에 0V의 전압을 인가하면 선택된 셀의 eFuse 링크, PMOS 트랜지스터의 PS 노드와 body인 N-WELL 사이에 형성된 pn 접합 다이오드를 통해 SL에서 WWLb 전류 경로로 수십 mA 이상의 과전류가 흐르면서 선택된 eFuse 링크를 열적으로 blowing한다. 한편 eFuse OTP 셀 어레이를 구동하기 위해 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. DB 하이텍 0.

대상 데이터

13㎛ BCD 공정이며, eFuse OTP 셀어레이는 64행 × 8열로 구성되어 있다. 그리고 eFuse 링크는 Co silicide를 갖는 n+ 폴리실리콘 eFuse 링크를 사용하였다. eFuse OTP 메모리 IP 의 프로그램 비트와 읽기 비트는 각각 1비트, 8비트 이다.
모델 파라미터와 온도별 eFuse OTP IP의 normal read 모드와 program-verify-read 모드에서 프로그램 된 eFuse 링크의 센싱 저항은 각각 30kΩ, 61kΩ으로 모의실험 되었다.
사용된 공정은 DB 하이텍 0.13㎛ BCD 공정이며, eFuse OTP 셀어레이는 64행 × 8열로 구성되어 있다.
그림 3은 5V PMOS-다이오드 형태의 eFuse OTP 셀 회로를 보여주고 있으며, 채널 폭(channel width)이 작은 5V PMOS 트랜지스터(MP1)와 기억소자로 게이트 폴리실리콘을 사용한 eFuse 링크로 구성되어 있다. 제안된 PMOS-다이오드 형태의 eFuse OTP 셀에서 5V PMOS 트랜지스터는 그림 4의 PMOS 트랜지스터 공정단면도에서 보는바와 같이 N-WELL 안에 형성된 body부분의 n+ 접합에 연결된 WWLb, p+ 확산 영역에 연결된 SL과 BL 그리고 PMOS 트랜지스터의 게이트 부분에 연결된 RWLb 신호가 각각 사용된다. PMOS 트랜지스터에서 pn 접합 다이오드는 그림 4의 PS 노드에 연결된 p+ 확산 영역과 WWLb가 연결된 N-WELL 사이에 기생적으로 만들어진다.

성능/효과

0.13㎛ BCD 공정을 이용하여 64행 × 8열의 eFuse OTP 셀 어레이를 갖는 512b eFuse OTP IP를 설계하였며, 공정 진행된 512bit eFuse OTP IP 웨이퍼 테스트에서 정상적으로 프로그램 되는 것을 확인할 수 있다.
745㎛² 와비슷하다. 그러므로 PMOS-다이오드 eFuse OTP 셀을 이용한 eFuse OTP IP 설계는 5V NMOS-Diode 형태의 eFuse OTP 셀에 비해 셀사이즈는 비슷한 반면, DNW 마스크 한 장을 줄일수 있다.
SL의 p+ 확산 영역을 5V PMOS 트랜지스터의 바디 노드인 N-WELL의 pick-up인 n+ 확산 영역에 최대한 가까이 배치하 므로 기생하는 N-WELL 저항을 줄이도록 레이아웃 하였다. 한편 제안된 PMOS-다이오드 eFuse OTP 셀 사이즈는 기존의 eFuse OTP 셀인 89.96㎛² 의셀 사이즈를 갖는 0.18㎛ BCD 공정기반의 dual port eFuse OTP 셀[7]과 97㎛² 의 셀 사이즈를 갖는 0.18㎛ generic 공정기반의 dual port eFuse OTP 셀[6]보다도 훨씬 작으며. 5V NMOS-Diode 형태의 eFuse OTP 셀[10] 사이즈인 13.

참고문헌 (11)

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상세보기
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상세보기
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J. H. Lee et al., "Design of an Asynchronous eFuse One-Time Programmable Memory IP of 1 Kilo Bits Based on a Logic Process," JKIICE, vol. 20, no. 2, pp. 306-316, July 2009.
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상세보기
Y. Ren et al., "Design of Logic eFuse OTP Memory IP," JKIICE, vol. 20, no. 2, pp. 317-326, Feb. 2016.
S. H. Lee et al, "Design of an NMOS-Diode eFuse OTP Memory IP for CMOS Image Sensors," JKIICE, vol. 20, no. 2, pp. 306-316, Feb 2016.
M. H. Kim et al., "Design of 5V NMOS-Diode eFuse OTP IP for PMICs," JKIIECT, vol. 10, no. 2, pp. 168-175, April 2017.
H. Park et al., "Design of Small-Area Dual-Port eFuse OTP Memory IP for Power ICs", JKIIECT, vol. 8, no. 4, pp. 310-318, Aug. 2015.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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