[논문]진공 게이트 스페이서를 지니는 Bulk FinFET의 단채널효과 억제를 위한 소자구조 최적화 연구

연지영; 이광선; 윤성수; 연주원; 배학열; 박준영

doi:10.4313/jkem.2022.35.6.6

진공 게이트 스페이서를 지니는 Bulk FinFET의 단채널효과 억제를 위한 소자구조 최적화 연구
Device Optimization for Suppression of Short-Channel Effects in Bulk FinFET with Vacuum Gate Spacer 원문보기

전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, v.35 no.6, 2022년, pp.576 - 580

연지영 (충북대학교 전자공학부) , 이광선 (충북대학교 전자공학부) , 윤성수 (충북대학교 전자공학부) , 연주원 (충북대학교 전자공학부) , 배학열 (전북대학교 전자공학부) , 박준영 (충북대학교 전자공학부)

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Semiconductor devices have evolved from 2D planar FETs to 3D bulk FinFETs, with aggressive device scaling. Bulk FinFETs make it possible to suppress short-channel effects. In addition, the use of low-k dielectric materials as a vacuum gate spacer have been suggested to improve the AC characteristics of the bulk FinFET. However, although the vacuum gate spacer is effective, correlation between the vacuum gate spacer and the short-channel-effects have not yet been compared or discussed. Using a 3D TCAD simulator, this paper demonstrates how to optimize bulk FinFETs including a vacuum gate spacer and to suppress short-channel effects.

주제어

표/그림 (6)

표 Table 1. Dimensions and material information for TCAD simulations.
그림 Fig. 1. (a) Schematic of bulk FinFET for simulations, (b) cross-sectional image of the bulk FinFET cut along the x-, and (c) y-direction, respectively.
그림 Fig. 2. (a) Simulated I_d-V_g characteristic of bulk FinFET. Extracted and (b) V_T and SS with various gate lengths (L_g).
그림 Fig. 4. Extracted V_T and SS with various vacuum (a-b) heights and (c-d) vacuum thicknesses.
그림 Fig. 3. (a) Simulated I_d-V_g characteristic of bulk FinFET. Extracted and (b) V_T and SS with various gate widths (W_ch).
표 Table 2. Summary of short-channel effect sensitivities of bulk FinFET with vacuum gate spacer.

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