[논문]Si 증착 이후 형성된 게이트 산화막을 이용한 SiC MOSFET의 전기적 특성

조영훈; 강예환; 박창준; 김지현; 이건희; 구상모

doi:10.7471/ikeee.2024.28.1.46

Si 증착 이후 형성된 게이트 산화막을 이용한 SiC MOSFET의 전기적 특성
Electrical Characteristics of SiC MOSFET Utilizing Gate Oxide Formed by Si Deposition 원문보기

전기전자학회논문지 = Journal of IKEEE, v.28 no.1, 2024년, pp.46 - 52

조영훈 (Dept. of Electronic materials Engineering, Kwangwoon University) , 강예환 (Dept. of Electronic materials Engineering, Kwangwoon University) , 박창준 (Dept. of Electronic materials Engineering, Kwangwoon University) , 김지현 (Dept. of Electronic materials Engineering, Kwangwoon University) , 이건희 (Dept. of Electronic materials Engineering, Kwangwoon University) , 구상모 (Dept. of Electronic materials Engineering, Kwangwoon University)

초록
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이번 연구에서 우리는 게이트 산화막을 형성하기 위해 Si을 증착한 후 산화시킨 SiC MOSFET의 전기적 특성을 연구했다. 고품질의 Si/SiO₂ 계면을 제작하기 위해 얇은 Si 층을 SiC epi 층 위에 약 20 nm을 증착한 후 산화하여 게이트 산화막을 약 55 nm로 형성했다. SiC를 산화하여 게이트 산화막을 제작한 소자와 계면 트랩 밀도, 온저항, 전계-효과 이동도의 측면에서 비교했다. 위 소자는 향상된 계면 트랩 밀도 (~8.18 × 10¹¹ eV^-1cm^-2), 전계-효과 이동도 (27.7 cm²/V·s), 온저항 (12.9 mΩ·cm²)을 달성하였다.

Abstract ▼ AI-Helper

In this study, we investigated the electrical characteristics of SiC MOSFETs by depositing Si and oxidizing it to form the gate oxide layer. A thin Si layer was deposited approximately 20 nm thick on top of the SiC epi layer, followed by oxidation to form a gate oxide layer of around 55 nm. We compared devices with gate oxide layers produced by oxidizing SiC in terms of interface trap density, on-resistance, and field-effect mobility. The fabricated devices achieved improved interface trap density (~8.18 × 1011 eV-1cm-2), field-effect mobility (27.7 cm2/V·s), and on-resistance (12.9 mΩ·cm2).

주제어

표/그림 (6)

그림 그림 1. Si 증착 후 산화공정 및 후열처리하여 제작한 SiC MOSFET의 평면도
그림 Fig. 2. The quasi-static and 1 MHz C-V characteristics of SiC MOS structures in pattern. The capacitance values were normalized by the oxide capacitance (C_ox). 그림 2. SiC MOS 구조에서의 quasi-static, 1 MHz의 capacitance 특성. Capacitance 값은 Oxide capacitance 값으로 정규화됨
그림 Fig. 3. Energy distribution of Dit for SiC MOS Structures obtained by a high (1 MHz)-low method. 그림 3. high-low 방법으로 도출된 SiC MOS 구조에서의 Dit 에너지 분포.
그림 Fig. 4. Output characteristics of SiC MOSFETs at linear region. 그림 4. 선형 영역에서의 SiC MOSFETs의 출력 특성
그림 Fig. 5. (a) Transfer characteristics of SiC MOSFETs at V_D = 0.1 V (b) Subthreshold characteristics of SiC MOSFETs at V_D = 0.1 V. 그림 5. (a) 드레인 전압이 0.1 V에서의 SiC MOSFET의 전달특성. (b) 드레인 전압이 0.1 V에서의 SiC MOSFET의 subthreshold 특성
그림 Fig. 6. (a) Field-effect mobility (μFE) as a function of the gate voltage of SiC MOSFETs (b) Field-effect mobility for each sample. 그림 6. (a) SiC MOSFET의 게이트 전압 대비 전계-효과 이동도 (μ_FE) (b) 각 sample 별 전계-효과 이동도.

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