[논문]항복 에너지 향상을 위해 분절된 트렌치 바디 접촉 구조를 이용한 새로운 전력 MOSFET

김영실; 최영환; 임지용; 조규헌; 한민구

항복 에너지 향상을 위해 분절된 트렌치 바디 접촉 구조를 이용한 새로운 전력 MOSFET
New Power MOSFET Employing Segmented Trench Body Contact for improving the Avalanche Energy 원문보기

김영실 (서울대학교 전기.컴퓨터 공학부) , 최영환 (서울대학교 전기.컴퓨터 공학부) , 임지용 (서울대학교 전기.컴퓨터 공학부) , 조규헌 (서울대학교 전기.컴퓨터 공학부) , 한민구 (서울대학교 전기.컴퓨터 공학부)

본 실험에서는 CMOS 공정에서 사용하는 실리콘 트렌치 공정을 이용하여 분절된 트렌치 바디 접촉구조를 형성, 60 V급 전력 MOSFET 소자를 제작하였으며, 결과 소자의 면적을 증가시키지 않고도 제어되지 않은 유도성 스위칭 (UIS) 상황에서 낮은 전도 손실과 높은 항복 에너지 ($E_{AS}$)를 구현하였다. 분절된 트렌치 접촉구조는 소자의 사태 파괴시 n+ 소스 아래의 정공전류를 억제한다. 이는 트렌치 밑 부분에서부터 이온화 충돌이 일어나기 때문이며, 이는 기생 NPN 바이폴라 트랜지스터의 활성화를 억제하여 항복 에너지를 증가시킨다. 기존 소자의 항복 전압은 69.4 V이고 제안된 소자의 항복 전압은 60.4 V로 13% 감소하였지만, 항복 에너지의 경우, 기존소자가 1.84 mJ인데 반하여 제안된 소자는 4.5 mJ로 144 % 증가하였다. 트렌치의 분절 구조는 n+ 소스의 접촉영역을 증가시켜 온 저항을 감소시키며 트렌치 바디 접촉구조와 활성영역의 균일성을 증가시킨다.

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문제 정의

따라서 본 연구에서는 분절된 트렌치 바디접촉(STBC) 구조를 이용하여 항복에너지를 향상시키고 트렌치 바디접촉의 균일성을 확보하였다. 또한 제안된 구조의 메커니즘을 확인하기 위해 표 1에 나타나있는 것과 동일한 물리적 변수를 사용하여 이차원상에서 시뮬레이션을 시행하였다.

제안 방법

이용하여 측정되었다. UIS 특성은 UIS 검사 회로를 이용하여 측정하였다. 게이트 전압이 인가되었을 때 전류는 인덕터를 통해 흐르게 된다.
확보하였다. 또한 제안된 구조의 메커니즘을 확인하기 위해 표 1에 나타나있는 것과 동일한 물리적 변수를 사용하여 이차원상에서 시뮬레이션을 시행하였다.
본 실험에서는 분절된 트렌치 접촉구조(STBC)를 이용한 60 V급 MOSFET을 제작하고 UIS 특성을 측정하였다. 분절된 트렌치 바디접촉 (STBC) 구조는 소자의 파괴가 발생하는 부분을 바꿔줌으로써 균일한 트렌치 접촉을 형성하고 아울러 소자의 면적증가나 다른 특성의 변화 없이 항복 에너지 값을 1.
제안된 소자의 전류-전압 특성은 HP4156과 Tektronix 370A curve tracer를 이용하여 측정되었다. UIS 특성은 UIS 검사 회로를 이용하여 측정하였다.

대상 데이터

3 ㎛ 5x10¹⁵ /㎤ 이고, 순방향 차단을 위해 사용된다. 게이트 산화막과 LPCVD (Low Pressure Chemical Deposition) 방법으로 증착된 폴리 게이트의 두께는 각각 1000A, 3000A이다. p 바디 접합의 깊이는 3㎛이다.
STBC 구조를 형성하기 위해 금속공정 전에 ICP-RIE (Inductively Coupled Plasma- Reactive Ion Etching) 방법을 이용하여 실리콘 트렌치를 형성하였다. 본 실험에서는 트렌치의 깊이를 실험 변수로 하였으며, 깊이는 1.2 ㎛ 1.3 ㎛ 1.4 ㎛이다. 분절된 트렌치 바디접촉 (STBC)을 사용한 소자의 평면도와 소자의 단면에 대한 SEM (Scanning Electron Microscope) 영상은 그림 2에 제시되어있다.
나타나있다. 소자는 CMOS 공정을 이용하여 60 V급 VDMOS (Vertical Double Diffused MOS) 로 제작되었다. n+ 기판위에 인(P)이 도핑 된 에피층 (Epitaxial layer)을 성장시켰으며 두께 및 도핑농도는 각각 6.

이론/모형

p 바디 접합의 깊이는 3㎛이다. STBC 구조를 형성하기 위해 금속공정 전에 ICP-RIE (Inductively Coupled Plasma- Reactive Ion Etching) 방법을 이용하여 실리콘 트렌치를 형성하였다. 본 실험에서는 트렌치의 깊이를 실험 변수로 하였으며, 깊이는 1.

성능/효과

UIS 상황에서 사태 생성률 (Avalanche Generation Rate)은 그림 3에 나타나있으며, 그림에서 보듯이 기존소자의 사태 생성률이 최대가 되는 지점은 p 바디영역의 곡면부분이지만, 제안된 소자의 최대점은바디의 아랫부분임을 나타내고 있다. 게다가 제안된 소자의 생성률은 기존 소자의 생성률 보다 낮았으며 이는 곧 제안된 소자가 기존 소자보다 안정됨을 의미한다.
본 실험에서 수행된 시뮬레이션 결과에 따르면 트렌치의 폭 보다는 트렌치의 깊이가 항복에너지를 향상시키는데 더 효과적임을 나타내고 있다[5]. UIS 상황에서 사태 생성률 (Avalanche Generation Rate)은 그림 3에 나타나있으며, 그림에서 보듯이 기존소자의 사태 생성률이 최대가 되는 지점은 p 바디영역의 곡면부분이지만, 제안된 소자의 최대점은바디의 아랫부분임을 나타내고 있다.
제작하고 UIS 특성을 측정하였다. 분절된 트렌치 바디접촉 (STBC) 구조는 소자의 파괴가 발생하는 부분을 바꿔줌으로써 균일한 트렌치 접촉을 형성하고 아울러 소자의 면적증가나 다른 특성의 변화 없이 항복 에너지 값을 1.84 mJ 에서 4.5 mJ로 144 % 증가시켰다.
제안된 소자의 항복 전압은 트렌치의 깊이가 증가할수록 감소하였다. 그림 4에 나타난 것처럼 표준화된 항복전압은 목표 항복전압(60 V) 에대한 측정 항복전압의 비를 나타낸다.
분절된 트렌치 바디접촉 (STBC)을 사용한 소자의 평면도와 소자의 단면에 대한 SEM (Scanning Electron Microscope) 영상은 그림 2에 제시되어있다. 트렌치 측벽의 경사도는 시뮬레이션 결과와는 다소 다르지만, 트렌치의 말단 부분이 시뮬레이션 결과와 거의 일치하였고 예상대로 전계는 트렌치의 밑 부분에서 집중되었다.

후속연구

3 ㎛였다. 본 실험에서 제안된 구조의 효용성은 UIS 상황에 더 취약한 JFET(Junction Field Effect Transistor)소자를 이용하여 더 조사될 계획이다.

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