고밀도집적을 위하여 전기도금과 무전해도금법을 적용하여 구리기둥주석범프(CPTB)를 제작하고, 그 특성을 분석하였다. CPTB는 ${\sim}100{\mu}m$의 피치를 갖도록 KM-1250 건식감광필름(DFR)을 사용하여 먼저 구리 기둥범프(CPB)를 도금 전착시킨 다음, 구리의 산화억제를 위하여 그 위에 주석을 무전해 도금하였다. 열-압력에 따른 산화효과와 접합특성을 위하여 전기저항계수와 기계적 층밀림전단강도를 측정하였다. 전기저항계수는 산화두께의 증가에 따라서 증가하였고, 전단강도는 $330^{\circ}C$에서 500 N의 열-압력일 때 최고치를 나타냈다. 시뮬레이션 결과에 따르면, CPTB는 크기 감소의 결과를 나타냈으며, 그것은 구리의 산화에 의해 크게 영향을 받는 것으로 확인되었다.
고밀도집적을 위하여 전기도금과 무전해도금법을 적용하여 구리기둥주석범프(CPTB)를 제작하고, 그 특성을 분석하였다. CPTB는 ${\sim}100{\mu}m$의 피치를 갖도록 KM-1250 건식감광필름(DFR)을 사용하여 먼저 구리 기둥범프(CPB)를 도금 전착시킨 다음, 구리의 산화억제를 위하여 그 위에 주석을 무전해 도금하였다. 열-압력에 따른 산화효과와 접합특성을 위하여 전기저항계수와 기계적 층밀림전단강도를 측정하였다. 전기저항계수는 산화두께의 증가에 따라서 증가하였고, 전단강도는 $330^{\circ}C$에서 500 N의 열-압력일 때 최고치를 나타냈다. 시뮬레이션 결과에 따르면, CPTB는 크기 감소의 결과를 나타냈으며, 그것은 구리의 산화에 의해 크게 영향을 받는 것으로 확인되었다.
Copper Pillar Tin Bump (CPTB) was investigated for high density chip interconnect technology development, which was prepared by electroplating and electro-less plating methods. Copper pillar tin bumps that have $100{\mu}m$ pitch were introduced with fabrication process using a KM-1250 dry...
Copper Pillar Tin Bump (CPTB) was investigated for high density chip interconnect technology development, which was prepared by electroplating and electro-less plating methods. Copper pillar tin bumps that have $100{\mu}m$ pitch were introduced with fabrication process using a KM-1250 dry film photoresist (DFR), with copper electroplating for Copper Pillar Bump (CPB) formation firstly, and then tin electro-less plating on it for control oxidation. Electric resistivity and mechanical shear strength measurements were introduced to characterize the oxidation effects and bonding process as a function of thermo-compression. Electrical resistivity increased with increasing oxidation thickness, and shear strength had maximum value with $330^{\circ}C$ and 500 N thermo-compression process. Through the simulation work, it was proved that when the CPTB decreased in its size, it was largely affected by the copper oxidation.
Copper Pillar Tin Bump (CPTB) was investigated for high density chip interconnect technology development, which was prepared by electroplating and electro-less plating methods. Copper pillar tin bumps that have $100{\mu}m$ pitch were introduced with fabrication process using a KM-1250 dry film photoresist (DFR), with copper electroplating for Copper Pillar Bump (CPB) formation firstly, and then tin electro-less plating on it for control oxidation. Electric resistivity and mechanical shear strength measurements were introduced to characterize the oxidation effects and bonding process as a function of thermo-compression. Electrical resistivity increased with increasing oxidation thickness, and shear strength had maximum value with $330^{\circ}C$ and 500 N thermo-compression process. Through the simulation work, it was proved that when the CPTB decreased in its size, it was largely affected by the copper oxidation.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
제안 방법
⍺-step으로 10분이 경과 한 도금표면의 두께를 측정하였다. 위치 10mm, 30mm, 60mm, 75mm, 90mm 지점의 도금두께 값은 각각 (1) 24.
고집적 패키징 기술에 사용되는 구리기둥범프의 신뢰성 향상을 위해 산화방지용주석보호층을 형성하고, 그에 대한 특성 안정화 및 신뢰성 개선방안을 제시하였다.
9303um 이다. 두 값을 비교해 본 결과, 평균값은 23.0455um, 16.5435um, 3.4342um, 2.1423um 1.27655um 이며, 평균차이 값은 0.097837um 로 나타나, 도금상태가 비교적 양호하게 평가되어 도금공정을 처리한 후 CPTB 공정을 수행하였다. 한편, 도금과정에서 나타나는 도금액의 상태는 도금이 진행됨에 따라서 변화하게 되는데, 이를 실시간으로 검출하여 액을 최적의 상태로 유지하는 것은 매우 중요하다.
따라서 구리기둥의 산화방지를 위한 주석측벽의 제조기법과 그에 대한 CPTB 구조를 제안하였고, 시험제작에서 100μm의 피치를 갖는 범프 제작과 접합 특성을 확인하였다.
따라서 본 논문에서는, 1)구리기둥의 산화방지대안으로 주석측벽산화방지 보호막 구조의 범프 제작, 2)제안된 구조의 도금기법을 비롯한 제작 공정과 방법의 소개, 3)기존의 CPB-구리기둥범프와 주석측벽보호막구조의 개선된 CPTB-구리기둥 주석범프의 전기적 특성에 대하여 비교, 분석 및 고찰하였다.
본 논문에서는 헐셀(Hull Cell)도금장치(정도시험기연구소)를 사용하여 전해도금의 기본 조건을 확보하였다. 헐셀도금장치는 미국의 R.
(b)는 구리와 주석 간의 접합면에 나타나는 Cu3Sn과 Cu6Sn5의 합금 형태이다. 이때 PCB로 선택된 보드는 실험을 위해 패터닝과 구리식각, 그리고 무전해 도금을 이용하여 제작하였다.
이후 dry film resister(DFR)를 사용하여 피치 100μm 크기의 패턴을 제작하였다.
이후 공정은 O2 플라즈마를 위한 표면세정과정을 거친 FR-4기판을 이용하여, 구리기둥이 있는 칩 부분과 PCB기판의 Sn-Sn접합을 형성하였다. 접합과정에서 구리기둥 측에는 각각 290℃, 310℃, 330℃, 350℃를 가하였고, FR-4 PCB기판은 70℃를 설정하였다. 500N의 일정한 접합압력을 가하였을 때, shear strength는 그림6과 같이 최고 강도의 피크가 330℃에서 나타났다.
주석측벽구리기둥의 전기저항에 대한 주석의 효과는, 지름 50μm와 높이 60μm 기둥을 기준으로 주석측벽의 유, 무에 대하여 O2에 의한 산화가 진행된 경우를 계산하였다.
대상 데이터
1 Mpa의 압력을 사용하여 수행하였다. 500mW/min의 UVgenerator를 이용하여 노광하였으며, 현상은 1% Na2Co3 용액을 사용하였다. 최종적으로 높이 30μm, 지름 50μm의 범프 틀을 제작하였다.
이후 dry film resister(DFR)를 사용하여 피치 100μm 크기의 패턴을 제작하였다. 감광막은 산성용액에 강한 내구성을 가지는 Kolon사의 KM1150을 사용하였다. 감광막을 입히기 위하여 사용한 laminating 공정은 115도 0.
실험에서 top/bottom 부분에서 각각 30μm와 40μm를 가지는 샘플을 제작하였다.
최종적으로 높이 30μm, 지름 50μm의 범프 틀을 제작하였다.
후속연구
여기서 얻어진 도금액투과광검출 값을 분석하여 필요한 조치를 하거나, 적절한 제어신호를 발생시켜 최적의 도금액 상태를 유지시키는 실용적인 실시간모니터링 방식이 제공된다면, 반도체 생산라인의 도금공정 등에서 유익하게 활용될 것이며, 산업발전에 기여할 수 있을 것이다.
따라서 구리기둥의 산화방지를 위한 주석측벽의 제조기법과 그에 대한 CPTB 구조를 제안하였고, 시험제작에서 100μm의 피치를 갖는 범프 제작과 접합 특성을 확인하였다. 주석측벽공정기술을 최적화할 경우, 100μm 이하의 피치가 요구되는 공정조건에도 본 연구결과를 적용함으로써 성능과 신뢰성 향상에 기여할 것으로 기대된다.
질의응답
핵심어
질문
논문에서 추출한 답변
기둥-범프는 무엇의 대안이 될 수 있는가?
상기 금속에서 Cu의 선택은 Ag 이외의 가장 낮은 저항성과, 금속특유의 강도, Electro-Migration (EM)에 대한 저항성 등, 여러 부분에서 타 금속에 비하여 많은 장점을 지닌다. 또한 기둥-범프는 최근에 칩과 기판의 접합기술단계(1st level)의 플립칩 접합에 솔더-볼의 대안으로 대두되고 있다.[2] INTEL사에서도 최근 구리기둥범프를 그들의 새로운 최소패키징 기법에 적용하고 있다.
구리기둥의 단점은?
[2] INTEL사에서도 최근 구리기둥범프를 그들의 새로운 최소패키징 기법에 적용하고 있다.[3] 하지만, 구리 기둥은 산소환경노출 시 산화가 진행되며, 더욱이 자기보호(self-protect) 기능 부재의 심각한 단점을 지닌다.[4] 구리기둥범프에서 산화의 진행은 전류의 통전면적을 감소시켜 소자의 성능과 신뢰성에 심각한 문제를 야기 시킨다.
ball 방식에서 지름을 70~80μm 이하로줄이는 것은 어떤 문제를 발생시키는가?
반도체기술시장에서 소자의 집적도를 비롯하여 기능과 활용성을 좌우하는 I/O의 수는 계속 증가되는 반면에 칩과 PCB기판과의 접합에서 bump의 크기는 지속적으로 작아지고 있다.[1] Solder ball 방식에서 지름을 70~80μm 이하로줄이는 것은 접합기술의 구조적 문제와 함께 접합 후 Bridging 문제를 쉽게 일으킨다. 이에 대하여 금속기둥형상화 범프를 제작할 경우, 지름을 획기적으로 줄여주고, 금속의 낮은 저항은 소자의 전기적특성과 물리적 강도를 개선시킴으로써 신뢰성을 향상시켜 기존의 볼-범프에서 금속 기둥범프로 전환되고 있다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.