초록

본 발명은 LDMOS 소자 제조 방법에 있어서, 소오스 전극이 형성되는 P-body 곡면부근에 HV NWELL 보다 농도가 낮은 P-layer와 N-WELL을 추가로 형성시킴으로써, 디플리션 영역이 종래보다 더 넓게 형성되도록 하여 게이트 부근의 전계를 낮춰 브레이크 다운 전압을 높일 수 있으며, 또한 HV NWELL의 농도를 높여 온저항을 낮출 수 있어 LDMOS 소자 특성을 향상시킬 수 있다.

대표청구항 ▼

LDMOS(Lateral Double Diffused MOS transistor) 소자 제조 방법에 있어서,반도체 기판내 NBL(N+ Buried Layer)를 형성시키는 단계와,상기 NBL 상부에 P-EPI(에피층)을 형성하는 단계와,상기 P-EPI내에 HV(High Voltage)-NWELL을 형성하는 단계와,상기 HV-NWELL내 상기 LDMOS 소자의 소오스 전극이 형성되는 P-body를 형성시키는 단계와,상기 HV-NWELL 영역내 상기 P-body의 측면에 P-layer와 N-WELL을 하부로부터 순차적으로 형성시키는 단

LDMOS(Lateral Double Diffused MOS transistor) 소자 제조 방법에 있어서,반도체 기판내 NBL(N+ Buried Layer)를 형성시키는 단계와,상기 NBL 상부에 P-EPI(에피층)을 형성하는 단계와,상기 P-EPI내에 HV(High Voltage)-NWELL을 형성하는 단계와,상기 HV-NWELL내 상기 LDMOS 소자의 소오스 전극이 형성되는 P-body를 형성시키는 단계와,상기 HV-NWELL 영역내 상기 P-body의 측면에 P-layer와 N-WELL을 하부로부터 순차적으로 형성시키는 단계를 포함하는 LDMOS 제조방법.