초록

본 발명은 LDMOS 반도체 소자(1)에 관한 것으로 더욱 상세하게는, 제한된 폭 크기를 가지는 LDMOS 셀(Cell)을 멀티 핑거링 시, 폭 방향으로, 인접한 소자 팁(Tip) 간 주변 영역(E)이 형성되는 것을 방지함으로써, 파워 블록의 전체 사이즈를 줄일 수 있고 그에 따라 비용 절감을 도모 가능하도록 하는 반도체 소자(1)에 관한 것이다.

대표청구항 ▼

게이트-소스 전압이 인가될 때에 소스 및 드레인 간 채널이 형성되어 전류 경로를 제공하며, 폭 방향을 따라 다른 코어 영역과 상호 맞닿도록 구성되는 코어 영역; 소자분리영역으로서, STI 구조의 소자분리막을 포함하는 아이솔레이션 영역;기판;상기 기판 상의 제2 도전형의 매몰층;상기 매몰층 상의 제1 도전형의 반도체 층;상기 반도체 층의 일 측의 제1 도전형의 바디 영역;상기 반도체 층의 타 측의 제2 도전형의 드리프트 영역;상기 바디 영역 내 제2 도전형의 소스 영역;상기 드리프트 영역 내 제2 도전형의 드레인 영역;상기 반도체 층

게이트-소스 전압이 인가될 때에 소스 및 드레인 간 채널이 형성되어 전류 경로를 제공하며, 폭 방향을 따라 다른 코어 영역과 상호 맞닿도록 구성되는 코어 영역; 소자분리영역으로서, STI 구조의 소자분리막을 포함하는 아이솔레이션 영역;기판;상기 기판 상의 제2 도전형의 매몰층;상기 매몰층 상의 제1 도전형의 반도체 층;상기 반도체 층의 일 측의 제1 도전형의 바디 영역;상기 반도체 층의 타 측의 제2 도전형의 드리프트 영역;상기 바디 영역 내 제2 도전형의 소스 영역;상기 드리프트 영역 내 제2 도전형의 드레인 영역;상기 반도체 층 상의 게이트 전극; 및상기 게이트 전극의 하부 일 측의 게이트 필드 플레이트;를 포함하고,상기 아이솔레이션 영역은 드리프트 영역 내 그리고 폭 방향을 따라 서로 맞닿는 한 쌍의 코어 영역 팁 간 경계 측에만 형성되는, 멀티 핑거 타입의, LDMOS 반도체 소자.