초록 ▼

정전기 방전(ESD) 전압으로부터 회로를 보호하기 위한 시스템이 제공된다.입력 단자가 입력 신호를 수신한다.ESD 보호 회로가 상기 입력 단자로부터 입력 신호를 수신한다.ESD 보호 회로는 하나 이상의 수직 나노와이어 전계 효과 트랜지스터들(FETs)을 포함한다.하나 이상의 수직 나노와이어 FETs의 각각이 제 1 전도성 타입의 웰을 포함한다.또한, 하나 이상의 수직 나노와이어 FETs의 각각이 i) 나노와이어의 제 1 단부에서의 소스 영역, 및 ii) 상기 제 1 단부에 대향하는 나노와이어의 제 2 단부에서의 드레인 영역을 가지는

정전기 방전(ESD) 전압으로부터 회로를 보호하기 위한 시스템이 제공된다.입력 단자가 입력 신호를 수신한다.ESD 보호 회로가 상기 입력 단자로부터 입력 신호를 수신한다.ESD 보호 회로는 하나 이상의 수직 나노와이어 전계 효과 트랜지스터들(FETs)을 포함한다.하나 이상의 수직 나노와이어 FETs의 각각이 제 1 전도성 타입의 웰을 포함한다.또한, 하나 이상의 수직 나노와이어 FETs의 각각이 i) 나노와이어의 제 1 단부에서의 소스 영역, 및 ii) 상기 제 1 단부에 대향하는 나노와이어의 제 2 단부에서의 드레인 영역을 가지는 나노와이어를 포함한다.소스 영역은 웰 내에 형성된 부분을 더 포함하고, 상기 소스 영역 및 드레인 영역이 제 2 전도성 타입이다.게이트 영역이 상기 나노와이어의 일부를 둘러싸고 제 1 거리 만큼 상기 드레인 영역으로부터 분리된다.

대표청구항 ▼

정전기 방전(electrostatic discharge; ESD) 전압으로부터 회로를 보호하기 위한 시스템에 있어서,입력 신호를 수신하기 위한 입력 단자;상기 입력 단자로부터 상기 입력 신호를 수신하고 처리하도록 구성된 ESD 보호 회로; 및상기 ESD 보호 회로로부터 상기 처리된 입력 신호를 수신하도록 구성된 출력 단자를 포함하고,상기 ESD 보호 회로는 하나 이상의 수직 나노와이어 전계 효과 트랜지스터(field effect transistor; FET)들을 포함하고,상기 하나 이상의 수직 나노와이어 FET들의 각각은,반도체 기

정전기 방전(electrostatic discharge; ESD) 전압으로부터 회로를 보호하기 위한 시스템에 있어서,입력 신호를 수신하기 위한 입력 단자;상기 입력 단자로부터 상기 입력 신호를 수신하고 처리하도록 구성된 ESD 보호 회로; 및상기 ESD 보호 회로로부터 상기 처리된 입력 신호를 수신하도록 구성된 출력 단자를 포함하고,상기 ESD 보호 회로는 하나 이상의 수직 나노와이어 전계 효과 트랜지스터(field effect transistor; FET)들을 포함하고,상기 하나 이상의 수직 나노와이어 FET들의 각각은,반도체 기판 내에 형성된 제 1 전도성 타입의 웰(well), i) 나노와이어의 제 1 단부에서의 소스 영역, 및 ii) 상기 제 1 단부에 대향하는 나노와이어의 제 2 단부에서의 드레인 영역을 가지는 나노와이어로서, 상기 소스 영역은 상기 웰 내에 형성된 부분을 더 포함하고, 상기 소스 영역 및 상기 드레인 영역이 제 2 전도성 타입이어서, 상기 웰과 상기 웰 내에 형성된 상기 소스 영역의 부분 사이에 PN 접합부가 형성되는 것인, 상기 나노와이어, 및 상기 나노와이어의 일부를 둘러싸는 게이트 영역으로서, 상기 게이트 영역은 제 1 거리 만큼 상기 드레인 영역으로부터 분리되고, 상기 게이트 영역과 상기 드레인 영역의 분리는 상기 드레인 영역과 상기 소스 영역 사이에서 직렬 저항을 제공하는 것인, 상기 게이트 영역을 포함하며,상기 처리된 입력 신호는 상기 저항 및 상기 PN 접합부에 의해서 감쇠된 ESD-유도된 전압을 갖는 것인, 정전기 방전(ESD) 전압으로부터 회로를 보호하기 위한 시스템.