초록 ▼

비평면 게이트 올어라운드 장치 및 그의 제조 방법이 설명된다.일 실시예에서, 장치는 제1 격자 상수를 갖는 상면을 가진 기판을 포함한다.내장된 에피 소스 및 드레인 영역들이 기판의 상면에 형성된다.내장된 에피 소스 및 드레인 영역들은 제1 격자 상수와 다른 제2 격자 상수를 갖는다.제3 격자 상수를 갖는 채널 나노와이어들이 내장된 에피 소스 및 드레인 영역들 사이에 형성되고 그에 결합된다.일 실시예에서, 제2 격자 상수 및 제3 격자 상수는 제1 격자 상수와 다르다.채널 나노와이어들은 가장 바닥의 채널 나노와이어를 포함하며, 기판의

비평면 게이트 올어라운드 장치 및 그의 제조 방법이 설명된다.일 실시예에서, 장치는 제1 격자 상수를 갖는 상면을 가진 기판을 포함한다.내장된 에피 소스 및 드레인 영역들이 기판의 상면에 형성된다.내장된 에피 소스 및 드레인 영역들은 제1 격자 상수와 다른 제2 격자 상수를 갖는다.제3 격자 상수를 갖는 채널 나노와이어들이 내장된 에피 소스 및 드레인 영역들 사이에 형성되고 그에 결합된다.일 실시예에서, 제2 격자 상수 및 제3 격자 상수는 제1 격자 상수와 다르다.채널 나노와이어들은 가장 바닥의 채널 나노와이어를 포함하며, 기판의 상면에 가장 바닥의 채널 나노와이어 아래에 바닥 게이트 분리가 형성된다.게이트 유전층이 각각의 채널 나노와이어 상에 그리고 전면에 형성된다.게이트 전극이 게이트 유전층 상에 형성되고, 채널 나노와이어를 둘러싼다.

대표청구항 ▼

제1 재료를 포함하는 반도체 기판 - 상기 제1 재료는 제1 격자 상수(lattice constant)를 가짐 -;상기 반도체 기판 위의 소스 영역 - 상기 소스 영역은 제2 재료를 포함하고, 상기 제2 재료는 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;상기 반도체 기판 위의 드레인 영역 - 상기 드레인 영역은 상기 제2 재료를 포함함 -;나노 와이어 - 상기 나노 와이어는 상기 소스 영역에 결합되고 상기 드레인 영역에 결합되고, 상기 나노 와이어는 제3 재료를 포함하고, 상기 제3 재료는 상기 제2 격자 상수와 동일

제1 재료를 포함하는 반도체 기판 - 상기 제1 재료는 제1 격자 상수(lattice constant)를 가짐 -;상기 반도체 기판 위의 소스 영역 - 상기 소스 영역은 제2 재료를 포함하고, 상기 제2 재료는 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;상기 반도체 기판 위의 드레인 영역 - 상기 드레인 영역은 상기 제2 재료를 포함함 -;나노 와이어 - 상기 나노 와이어는 상기 소스 영역에 결합되고 상기 드레인 영역에 결합되고, 상기 나노 와이어는 제3 재료를 포함하고, 상기 제3 재료는 상기 제2 격자 상수와 동일한 제3 격자 상수를 가짐 -;상기 나노 와이어의 적어도 일부분의 주변에 있는 게이트 유전층; 및상기 나노 와이어의 적어도 일부분의 주변에 있는 게이트 전극 - 상기 게이트 전극은 적어도 상기 게이트 유전층에 의해 상기 나노 와이어로부터 분리됨 -을 포함하는 반도체 장치.