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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2023-0019532 (2023-02-14) | |
공개번호 | 10-2023-0145909 (2023-10-18) | |
우선권정보 | 미국(US) 17/887,203 (2022-08-12);미국(US) 63/329,720 (2022-04-11) | |
DOI | http://doi.org/10.8080/1020230019532 | |
발명자 / 주소 |
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대리인 / 주소 |
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법적상태 | 공개 |
반도체 칩 아키텍처는 웨이퍼와, 상기 웨이퍼의 제1 측 상에 배치되고, 상기 웨이퍼의 상기 제1 측 상의 반도체 소자와, 상기 웨이퍼 내의 STI(shallow trench isolation) 구조물과, 상기 반도체 소자 및 상기 웨이퍼 상의 ILD(interlayer dielectric) 구조물을 포함하는 FEOL(front-end-of-line) 층과, 상기 FEOL층 상에 배치되고, 콘택 및 상기 콘택에 연결된 비아를 포함하는 MOL(middle-of-line) 층과, 상기 웨이퍼의 상기 제1 측 상에 위치하며 수평 방향으로
웨이퍼와, 상기 웨이퍼의 제1 측 상에 배치되고, 상기 웨이퍼의 상기 제1 측 상의 반도체 소자와, 상기 웨이퍼 내의 STI(shallow trench isolation) 구조물과, 상기 반도체 소자 및 상기 웨이퍼 상의 ILD(interlayer dielectric) 구조물을 포함하는 FEOL(front-end-of-line) 층과, 상기 FEOL층 상에 배치되고, 콘택 및 상기 콘택에 연결된 비아를 포함하는 MOL(middle-of-line) 층과, 상기 웨이퍼의 상기 제1 측 상에 위치하며 수평 방향으로 상기 비아에 인접한 절
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