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3D 반도체 IC 제작공정을 위한 TSV (Through Silicon Via) 용동 도금액 개발 원문보기

보고서 정보
주관연구기관 (주)이넥트론
보고서유형최종보고서
발행국가대한민국
언어 한국어
발행년월2011-12
과제시작연도 2010
주관부처 중소기업청
Small and Medium Business Administration
등록번호 TRKO201200006438
과제고유번호 1425064290
사업명 첨단연구장비활용사업
DB 구축일자 2013-04-18
키워드 관통 실리콘 비아.칩 패키징.전해 구리 도금.비아 필링.스택 패키지.Through Si Via.Chip Packaging.Electro Cu Plating.Via filling.Stack Package.

초록

전세계 메모리 업계들에 새로운 경쟁 요소가 등장했다. 바로 차세대 적층기술에 대한 비메모리 시장의 전쟁이 시작된 것이다.
메모리 시장은 부진을 면치 못하고 있는 반면 비(非)메모리 시장은 지속적으로 성장하고 있다. 생산량을 늘려도 수익이 늘지 않는 메모리 반도체 시장의 구조적 문제는 생산업체들에 큰 부담이 되고 있다. 2010년도 상반기 메모리 시장의 수요의 힘입어 D램 가격도 강세를 이어갔었고, 세트 메이커(Set Maker)업체가 재고 확보에 나서면서 D램 가격은 지난해 5월에 2.72 달러로 최고점을 찍기도 했었다. 그러

목차 Contents

  • 산연기술개발사업 최종보고서 ... 1
  • 제출문 ... 2
  • 요약서(초록) ... 3
  • 목차 ... 4
  • 제 1 장 개발 기술의 개요 ... 8
  • 제 1 절 개발 기술의 중요성 ... 8
  • 제 2 절 국내외 관련 기술 현황 및 특허 동향 ... 13
  • 제 3 절 기술 개발 시 파급 효과와 활용 방안 ... 21
  • 제 2 장 개발 목표 및 개발 내용 ... 23
  • 제 1 절 기술개발 목표 ... 23
  • 제 2 절 세부 개발 내용 및 방법 ... 26
  • 제 3 장 성과 요약 및 기대 효과 ... 63
  • 제 1 절 성과요약 ... 63
  • 제 2 절 향후 개선사항 ... 64
  • 제 3 절 기대효과 ... 64
  • 제 4 절 사업화 계획 ... 65
  • 제 4 장 기술 개발 기타 성과 ... 66
  • [논문실적]:Otimization of Cu electrodeposition parameters for Through Silicon Via (TSV) ... 67

표/그림 (49)

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참고문헌 (25)

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