[논문]시뮬레이션을 이용한 웨이퍼 FAB 공정에서의 병목 공정 탐지 프레임워크

양가람; 정용호; 김대환; 박상철

doi:10.7315/cadcam.2014.214

시뮬레이션을 이용한 웨이퍼 FAB 공정에서의 병목 공정 탐지 프레임워크
Bottleneck Detection Framework Using Simulation in a Wafer FAB 원문보기

한국CAD/CAM학회논문집 = Transactions of the Society of CAD/CAM Engineers, v.19 no.3, 2014년, pp.214 - 223

양가람 (아주대학교 산업공학과) , 정용호 (아주대학교 산업공학과) , 김대환 (국방기술품질원) , 박상철 (아주대학교 산업공학과)

Abstract ▼ AI-Helper

This paper presents a bottleneck detection framework using simulation approach in a wafer FAB (Fabrication). In a semiconductor manufacturing industry, wafer FAB facility contains various equipment and dozens kinds of wafer products. The wafer FAB has many characteristics, such as re-entrant processing flow, batch tools. The performance of a complex manufacturing system (i.e. semiconductor wafer FAB) is mainly decided by a bottleneck. This paper defines the problem of a bottleneck process and propose a simulation based framework for bottleneck detection. The bottleneck is not the viewpoint of a machine, but the viewpoint of a step with the highest WIP in its upstream buffer and severe fluctuation. In this paper, focus on the classification of bottleneck steps and then verify the steps are not in a starvation state in last, regardless of dispatching rules. By the proposed framework of this paper, the performance of a wafer FAB is improved in on-time delivery and the mean of minimum of cycle time.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 연구는 Pegging 알고리즘과 Simulation을 이용하여 납기 지연이 발생한 제품을 대상으로 병목 공정의 특성을 규명하여 실질적인 병목 공정을 찾아내는 프레임워크를 제안한다.
본 연구는 반도체 웨이퍼 Fab 공정에서 병목 공정 탐지 프레임워크를 제안한다. 이 프레임워크를 이용하여 보다 신속하게 병목 공정을 탐지하고, 병목 공정 중에서도 개선을 하여 보다 높은 효율을 낼 수 있는 공정을 탐색하는데 도움을 줄 수 있다.
본 연구에서는 제품이 생산되는 과정(Process)을 구성하는 공정관점에서 실질적인 병목 공정을 탐색하고, 분류하여 생산성을 극대화하는 병목 공정을 탐지하는 것이 목적이다. 여기서 실질적인 병목 공정이란 단순히 WIP이 많이 쌓여 있거나 생산량이 적은 공정이 아니라, 목표생산량 달성의 가능성이 있었음에도 불구하고, 그 해당 목표를 달성하지 못한 공정을 의미한다.
장비의 capacity 만큼 생산하여 장비입장에서는 목표 생산량을 달성하였지만, 공정입장에서는 dispatching 될 때 여러 가지 이유로 목표 생산량을 달성 못한 상황이 발생될 수 있다. 이와 같은 이유로 본 연구에서는 병목 장비가 아닌 병목 공정을 탐색하는 프레임워크를 제안하는 연구를 진행한다.

제안 방법

8로 Case 1보다 다소 run time과 wait time의 비율을 타이트하게 설정하고, Dispatching rule은 FIFO를 적용한 모델이다. Case 1과 같은 방식으로 Case 2의 모델에서 2주(14일)간의 기간을 선택하여 병목 공정 탐색 프레임워크를 적용하여 Top Ex 실험과 Comparative Ex 실험의 결과를 비교하였다. Table 5와 Chart 3은 Case 2의 모델 검증 및 개선의 Tardy(%) 결과 수치이다.
Chart 2에서 보여지는 것처럼 TAT도 Tardy와 같이 1st 검증시의 기울기가 가장 큰 것으로 보여지며, 점차 검증의 차수가 늘어나면서 기울기는 완만해 지는 것을 볼 수 있다. Case 1의 실험 결과를 통해 병목 공정 탐지 프레임워크를 적용하여 납기 지연의 문제를 해소하고, 웨이퍼의 cycle time을 줄임으로써 생산성을 향상시킨 결과를 도출하였다.
또한 Dispatching rule이나 FF에도 구애받지 않고, 병목 공정을 탐지할 수 있다. 그리고 목표 생산량과 실제 생산량을 비교하여 일차적으로 병목 공정의 후보 군을 분류하고, 유입량과 목표 생산량을 비교하여 목표 생산량만큼의 생산 가능성을 비교하여 실질적인 병목 공정을 탐지한다.
본 연구에서 제안하는 병목 공정 탐지 프레임워크는 WIP의 trend나 적정 Level을 정의하는 데에 있어서, WIP의 fluctuation을 정량적으로 판단하기 어려운 기존의 연구를 보완하였다. 또한 엔지니어의 견해로만 판단하던 Bottleneck을 보다 객관적인 방법으로 탐지 함으로써, 엔지니어의 주관적인 평가로 인한 손실을 막을 수 있다.
본 연구에서 제안하는 병목 공정 탐지 프레임워크는 WIP의 trend나 적정 Level을 정의하는 데에 있어서, WIP의 fluctuation을 정량적으로 판단하기 어려운 기존의 연구를 보완하였다. 또한 엔지니어의 견해로만 판단하던 Bottleneck을 보다 객관적인 방법으로 탐지 함으로써, 엔지니어의 주관적인 평가로 인한 손실을 막을 수 있다.
본 연구에서 제안하는 병목 공정 탐지 프레임워크는 우선 Pegging으로 제품(Product)과 공정(Step)별 TAT(Turn Around time)와 WIP을 고려하여 Target이 되는 생산량(Target Move)을 결정한다. 하나의 제품을 생산하는데 하나의 프로세스를 진행한다고 가정하면, 이 하나의 프로세스는 수백 개의 공정으로 이루어져 있다.
생산 제품과 BOP(Bill of process), 장비 정보, Dispatching rule, WIP을 Input data로 반영하여 시뮬레이션을 실행한다. 시뮬레이션의 Output data로 공정 별 작업 이력 정보(Move) 및 Lot 별 생산 시점, 설비 가동률과 WIP의 trend 및 fluctuation의 정보를 얻을 수 있다.
실험에 사용된 모델의 장비의 Dispatching rule은 모두 FIFO(First In First Out)을 사용하였고, FF(Flow Factor)^[11]는 2.0, 1.8인 상황으로 실험하였다. 실험(Top Ex(experiment))은 병목 공정 탐지 프레임워크를 적용하여 가장 병목이 심한 공정에 우선순위를 높게 부여하고, 우선순위가 높은 병목 공정들 순서로 개선과 시뮬레이션을 반복하여 5차까지 탐지하는 방법으로 진행한다.
웨이퍼 제작 후, 주어진 공정 조건에 맞추어 제품의 특징을 구체화 하여 회로를 설계한다. 반도체 제조 공정 중 웨이퍼 가공은 반도체 전체 공정 중에서 가장 공정주기가 길어서 공정주기를 줄여 시장 주문에 탄력적으로 대처하여 적기에 출하될 수 있도록 하는데 관심이 집중되고 있다.
실험(Top Ex(experiment))은 병목 공정 탐지 프레임워크를 적용하여 가장 병목이 심한 공정에 우선순위를 높게 부여하고, 우선순위가 높은 병목 공정들 순서로 개선과 시뮬레이션을 반복하여 5차까지 탐지하는 방법으로 진행한다. 탐지된 병목 공정들의 타당성을 입증하기 위하여 해당 공정들의 capacity를 임의로 늘려 실험 결과를 비교하였다. 이에 반해 우선순위가 가장 낮은 공정들을 개선하고 시뮬레이션을 반복하는 방법으로 진행(Comparative Ex)한다.

이론/모형

본 연구에서 실험에 사용한 모델은 MIMAC(Measurement and Improvement of MAnufacturing Capacity) 6이다. MIMAC은 data set으로 1995년 Fowler et al.
본 연구의 실험은 앞서 언급하였듯이 VMSSOLUTIONS에서 개발한 시뮬레이터 SEEPLAN®을 이용하였고, Fab 모델은 MIMAC 6 data set을 적용하였다.
시뮬레이션은 VMS-SOLUTIONS에서 개발한 시뮬레이터 SEEPLAN®을 이용하였다.

성능/효과

TAT 줄어든다는 것은 Cycle time이 줄어든다는 것을 의미한다. Chart 2에서 보여지는 것처럼 TAT도 Tardy와 같이 1st 검증시의 기울기가 가장 큰 것으로 보여지며, 점차 검증의 차수가 늘어나면서 기울기는 완만해 지는 것을 볼 수 있다. Case 1의 실험 결과를 통해 병목 공정 탐지 프레임워크를 적용하여 납기 지연의 문제를 해소하고, 웨이퍼의 cycle time을 줄임으로써 생산성을 향상시킨 결과를 도출하였다.
그리고 이러한 현상이 유입량의 부재인 상황을 배제한다면 본 연구에서 정의한 병목 공정의 영향으로 인해 발생된 납기 지연인 상황이기 때문이다. 또한 TAT의 수치를 검증 결과 지표로 사용한 이유는 생산성 향상 및 cycle time의 개선에 있다.
시뮬레이션을 이용하여 보다 빠르고 현실과 유사한 반도체 생산 공정을 모델링 하여 예측할 수 있고, 병목 공정을 탐지 함으로써 Tardy와 TAT 등의 지표를 개선함으로써 생산성을 높일 수 있다.
생산 제품과 BOP(Bill of process), 장비 정보, Dispatching rule, WIP을 Input data로 반영하여 시뮬레이션을 실행한다. 시뮬레이션의 Output data로 공정 별 작업 이력 정보(Move) 및 Lot 별 생산 시점, 설비 가동률과 WIP의 trend 및 fluctuation의 정보를 얻을 수 있다. 이와 같은 정보 들로 병목 공정도 탐색하거나 예측할 수 있다(Fig.
Table 3과 Chart 1은 Tardy(%)의 수치이다. 우선순위가 높은 공정들을 개선한 Top Ex 방식으로 진행된 실험의 결과는 초기 값보다 검증이 거듭됨에 따라 계속적으로 Tardy(%)가 줄어드는 것을 볼 수 있다. Initial value의 Tardy(%)는 30.
Chart 1에서 보면 1차 검증시의 기울기가 가장 큰 것으로 보여지며, 점차 검증의 차수가 늘어나면서 기울기는 완만해 지는 것을 볼 수 있다. 즉 본 연구에서 제안하는 병목 공정 탐지 프레임 워크를 적용함으로써 최소의 검증으로 극적인 개선 효과를 볼 수 있고, 검증의 차수를 늘리면서 신뢰할 수 있는 최적으로 병목 공정을 찾아 낼 수 있음을 보여준다. 본 연구에서 개선의 방법으로는 해당 공정(Step)의 Capacity를 늘려주는 방법을 선택하였지만, 연구 목적에 따라 다양한 개선의 방법을 적용 할 수 있다.
TAT인 경우에도 비슷한 경향의 결과가 나왔다. 초기 상황이 납기 지연의 비중도 많은 상황이었고, TAT도 길다는 것은 FF가 타이트 한 만큼 Case 1의 상황에서보다 Case 2의 상황에서 더 개선해야 할 병목 공정이 많 았고, 검증의 차수가 높아질수록 더욱 좋은 결과를 볼 수 있었다.

후속연구

즉 본 연구에서 제안하는 병목 공정 탐지 프레임 워크를 적용함으로써 최소의 검증으로 극적인 개선 효과를 볼 수 있고, 검증의 차수를 늘리면서 신뢰할 수 있는 최적으로 병목 공정을 찾아 낼 수 있음을 보여준다. 본 연구에서 개선의 방법으로는 해당 공정(Step)의 Capacity를 늘려주는 방법을 선택하였지만, 연구 목적에 따라 다양한 개선의 방법을 적용 할 수 있다.
실험의 결과 비교는 Tardy(%)와 TAT의 지표를 가지고 Fab의 생산성 향상여부를 파악할 것이다. Tardy(%)는 전체 Fab out된 웨이퍼 중에서 납기일보다 지연되어 Fab out된 웨이퍼의 비율을 집계하여 수치화 하였다.
본 연구는 반도체 웨이퍼 Fab 공정에서 병목 공정 탐지 프레임워크를 제안한다. 이 프레임워크를 이용하여 보다 신속하게 병목 공정을 탐지하고, 병목 공정 중에서도 개선을 하여 보다 높은 효율을 낼 수 있는 공정을 탐색하는데 도움을 줄 수 있다. 검증기간은 필요에 의해 달리함으로써, 상황에 맞게 달리하여 맞춤 검증을 할 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	Fab Out 공정이란?	Fab Out 공정이란 Fab 공정이 완전히 완료되는 마지막 공정이고 Fab In 공정이란 Fab 공정이 시작되는 첫 번째 공정을 의미한다. Fig.
	병목 공정 탐지 프레임워크는 어떻게 진행되는가?	Step 1. 납기 지연 제품 탐색 Step 2. 목표 생산량 미 달성 공정 탐색 Step 3. 실질적인 병목 공정 탐색: 유입량과 목표 생산량 비교
	반도체 제조의 생산과정의 특징은?	또한 최첨단의 기술을 필요로 하므로 기술적 측면과 관리적 측면 모두 관심이 증대되고 있다. 반도체 제조의 생산과정은 복잡한 Re-entrant 흐름을 특징으로 갖고 있으며, 웨이퍼가 투입되어 완제품이 되기까지 소요되는 시간 또한 수일에서 수 십일이 걸리기 때문에 제조사이클타임도 상당히 긴 편에 속한다. 반도체 제조공정은 Fig.

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