[논문]출력 전력 및 효율 개선을 위한 3-스택 구조의 Ku 대역 CMOS 전력 증폭기

양준혁; 장선혜; 정하연; 주태환; 박창근

doi:10.7471/ikeee.2021.25.1.133

출력 전력 및 효율 개선을 위한 3-스택 구조의 Ku 대역 CMOS 전력 증폭기
Ku-Band Three-Stack CMOS Power Amplifier to Enhance Output Power and Efficiency 원문보기

전기전자학회논문지 = Journal of IKEEE, v.25 no.1, 2021년, pp.133 - 138

양준혁 (Dept. of Electronic Engineering, Soongsil University) , 장선혜 (Dept. of Electronic Engineering, Soongsil University) , 정하연 (Dept. of Electronic Engineering, Soongsil University) , 주태환 (Agency for Defense Development) , 박창근 (Dept. of Electronic Engineering, Soongsil University)

초록
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본 논문에서는 높은 출력 전력을 확보함과 동시에 효율을 개선시킬 수 있는 전력 증폭기 구조를 제안하였다. 전력 소모를 최소화하기 위하여 구동 증폭단은 공통-소스 구조를 적용하였으며, 높은 출력 전력 확보를 위하여 전력 증폭단은 스택 구조를 적용하였다. 제안하는 구조의 검증을 위하여 아홉 개의 금속층을 제공하는 65-nm RFCMOS 공정을 이용하여 Ku 대역 전력 증폭기를 설계하였다. 동작 주파수 14 GHz에서 16 GHz 일 때, P1dB, power-added efficiency 및 전력 이득은 각각 20 dBm 이상, 23 dB 이상 및 25% 이상으로 확인 되었다.

Abstract ▼ AI-Helper

We propose a Ku-band three-stack CMOS power amplifier to enhance the output power and efficiency. To minimize the dc power consumption, the driver stage is designed using common-source structure. To obtain high output power and utilize a voltage combining method, the power stage is designed using stack structure. To verify the proposed power amplifier structure, we design a Ku-band power amplifier using 65-nm RFCMOS process which provide nine metal layers. The P1dB, power-added efficiency, and gain are higher than 20 dBm, 23 dB, and 25%, respectively, while the operating frequency is 14 GHz-16 GHz.

주제어

표/그림 (7)

그림 Fig. 1. Amplifier structure: (a) common-source, (b) cascode, and (c) stack structures. 그림 1. 증폭기 구조: (a) 공통-소스, (b) 캐스코드 및 (c) 스택 구조
그림 Fig. 2. Schematic of designed power amplifier. 그림 2. 설계된 전력 증폭기의 회로도
그림 Fig. 3. Layout of designed power amplifier. 그림 3. 설계된 전력 증폭기의 레이아웃
그림 Fig. 4. S-parameters of designed power amplifier. 그림 4. 설계된 전력 증폭기의 S-parameters
그림 Fig. 5. Gain and PAE according to output power. 그림 5. 출력 전력에 따른 전력 이득 및 PAE
그림 Fig. 6. Gain, P1dB, and PAE according to frequency. 그림 6. 주파수에 따른 Gain, P1dB 및 PAE
표 Table 1. Comparison of power amplifiers. 표 1. 전력 증폭기의 성능 비교

AI 본문요약
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문제 정의

본 논문에서는 구동 증폭 단은 공통-소스구조로설계하고, 전력 증폭단은 스택 구조로 설계함으로서, 전력 증폭기의 높은 출력을 확보함과 동시에 효율을 개선 할 수 있는구조를 제안하였다. 제안하는 기술의 효용성을 검증하기 위하여 65-nm RFCMOS 공정을 이용하여 14 GHz부터 16 GHz 까지동작하는전력증폭기를설계하였고, 전력 이득 23dB 이상, PAE25% 이상및P1dB20dBm 이상을확인하였다.
본 논문에서는 빔포밍 송수신 전단부용 CMOS 기반Ku대역전력증폭기의효율개선을위한구 동 증폭단 및 전력 증폭단의 구조를 제안하고 그 효용성을 검증설계를통하여검증하였다.
본 연구에서는 공통-소스증폭단및스택구조증폭단의이점만을취하여, 전력 증폭기의 효율을 개선 할 수 있는전력증폭기구조를제안하였다.
본 연구에서는 전력 증폭단의 경우 높은 출력 전 력 확보를 위하여 스택 구조로 전력 증폭기를 설계 하였다. 스택 구조를 형성하는 트랜지스터의 개수는 동작 주파수 및 목표로 하는 출력전력의 크기에 따라 달라진다.
따라서, 본 연구에서는 높은 출력 전력의 확보는 용 이하지 않지만, 전력 소모량이 적은 공통-소스 구 조로 구동 증폭단을 구현하였다. 이를 통하여, 전체 전력 증폭기의 전력 소모량을 절감하여 효율을 높 이고자 하였다.

가설 설정

것이다. 본 논문에서는 Ku대역에 속하는 14 GHz부터16GHz를동작주파수목표치로설정하 였다.전력증폭기의출력부는Powermatching기 법을사용하여S₂₂의결과가S₁₁대비다소높게설 계되었다.

제안 방법

결과적으로 높은 출력 전력의 확보가 필요한 전 력 증폭단에만 스택 구조를 적용하고, 구동 증폭단 은 전력 소모를 최소화하기 위하여 공통-소스 구조를 적용함으로서, 높은 출력 전력을 확보함과 동시에 효율을 개선 할 수 있는 전력 증폭기를 설계 하였다.
구동 증폭단 및 전력 증폭단 사이의 정합 회로부는 변압기를 이용하였으며, 변압기의 중간 탭(Center tap)을 통하여 구동 증폭단의 전원 전압이 인가된다. 설계 된 전력 증폭기는 Class-AB 동작을 위하여 구동 증폭단의 게이트 전압은 0.
설계한 전력 증폭기의 구동 증폭단은 공통-소스 구조이며, 전력 증폭기의 안정도 확보를 위하여 중 화 캐패시터를 차동 구조의 게이트와 드레인 사이에 적용하였다. 구동 증폭단은 공통-소스 구조인 관계로, 트랜지스터의 항복 전압을 고려하여 전원 전압을 1.0 V로 설정하였다.
Ku 대역에서 최소 20 dBm의 출력 전력을 얻기 위하여 두 개의 트랜지스터를 이용하여 스택 구조를 형성할 경우, 약 17～18 dBm의 최고 출력 전력을 얻었고, 세 개의 트랜지스터를 이용하여 스택 구조를 형성할 경우, 목표치인 20 dBm 이상의 출력 전력을 얻을 수 있었다. 따라서 본 연구에서는 세 개의 트랜지스터로 스택 구조를 형성 하였으며, 각 트랜지스터에서의 전압 강하가 같게 형성되도록 적층 트랜지스터의 게이트에는 저항과 캐패시터로 구성되는 정합 회로부를 연결 하였다. 전력 증폭단은 적층 구조로서, 트랜지스터 세 개에 전압이 나뉘어 인가되므로, 2.
전력 증폭기의 구동 증폭단은 전력 증폭단에 비하여 상대적으로 낮은 출력 전력이 요구 된다. 따라서, 본 연구에서는 높은 출력 전력의 확보는 용 이하지 않지만, 전력 소모량이 적은 공통-소스 구 조로 구동 증폭단을 구현하였다. 이를 통하여, 전체 전력 증폭기의 전력 소모량을 절감하여 효율을 높 이고자 하였다.
본 논문에서는 제안하는 전력 증폭기의 효용성을 검증하기 위하여 아홉개의 금속층을 제공하는 65-nm RFCMOS 공정을 이용하여 Ku 대역에서 동작하는 전력 증폭기를 설계하였다.
비교한 것이다. 비교를 위하여 표 data-checked="false">1에서보인기존연구의경우전력증폭단이캐스코드구 조이거나 공통-소스 구조의 전력 증폭기 관련 data-checked="false">연구결과를보였다.표1에서알수있는바와같이, 본 논문의 전력 증폭기는 20 dBm 이상의 높은 P1dB값을가지면서25% 이상의 높은 PAE 성능을 보이고 있다.
구동 증폭단 및 전력 증폭단 사이의 정합 회로부는 변압기를 이용하였으며, 변압기의 중간 탭(Center tap)을 통하여 구동 증폭단의 전원 전압이 인가된다. 설계 된 전력 증폭기는 Class-AB 동작을 위하여 구동 증폭단의 게이트 전압은 0.4 V를 사용하였으며, 전력 증폭단은 게이트 전압은 아래쪽 트랜지 스터부터 위쪽 트랜지스터 방향으로 0.3 V, 1.7 V 및 2.5 V를 사용하였다. 이때 P1dB 지점인 20.
설계한 전력 증폭기의 구동 증폭단은 공통-소스 구조이며, 전력 증폭기의 안정도 확보를 위하여 중 화 캐패시터를 차동 구조의 게이트와 드레인 사이에 적용하였다. 구동 증폭단은 공통-소스 구조인 관계로, 트랜지스터의 항복 전압을 고려하여 전원 전압을 1.
전력증폭단의경우, 높은 출력전력의 확보가 주된 역할이므로, 본 논문에서는 전력 증폭 단을 스택 구조로형성하여, 높은전원전압을사용함으로서, 출력전력의확보를용이하게하였다.
제안하는 기술의 효용성을 검증하기 위하여 65-nm RFCMOS 공정을 이용하여 14 GHz부터 16 GHz 까지동작하는전력증폭기를설계하였고, 전력 이득 23dB 이상, PAE25% 이상및P1dB20dBm 이상을확인하였다.

대상 데이터

한 것이다. 테스트를 위한 패드(pad)를 포함한 전체 크기는 0.725× 0.500mm²이며, 그림에서 왼쪽이 입력부이고, 오른쪽이출력부이다.

성능/효과

스택 구조를 형성하는 트랜지스터의 개수는 동작 주파수 및 목표로 하는 출력전력의 크기에 따라 달라진다. Ku 대역에서 최소 20 dBm의 출력 전력을 얻기 위하여 두 개의 트랜지스터를 이용하여 스택 구조를 형성할 경우, 약 17～18 dBm의 최고 출력 전력을 얻었고, 세 개의 트랜지스터를 이용하여 스택 구조를 형성할 경우, 목표치인 20 dBm 이상의 출력 전력을 얻을 수 있었다. 따라서 본 연구에서는 세 개의 트랜지스터로 스택 구조를 형성 하였으며, 각 트랜지스터에서의 전압 강하가 같게 형성되도록 적층 트랜지스터의 게이트에는 저항과 캐패시터로 구성되는 정합 회로부를 연결 하였다.
비교를 위하여 표 data-checked="false">1에서보인기존연구의경우전력증폭단이캐스코드구 조이거나 공통-소스 구조의 전력 증폭기 관련 data-checked="false">연구결과를보였다.표1에서알수있는바와같이, 본 논문의 전력 증폭기는 20 dBm 이상의 높은 P1dB값을가지면서25% 이상의 높은 PAE 성능을 보이고 있다.

참고문헌 (5)

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원문보기 상세보기
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Y. Kawano, A. Mineyama, T. Suzuki, M. Sato, T. Hirose, and K. Joshin, "A Fully-integrated K-band CMOS Power Amplifier with Psat of 23.8 dBm and PAE of 25.1 %," in IEEE Radio Frequency Integrated Circuits Symposium, pp. 1-4, 2011. DOI: 10.1109/RFIC.2011.5940655.
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B. Chen, L. Lou, K. Tang, Y. Wang, J. Gao, and Y. Zheng, "A 13.5-19 GHz 20.6-dB Gain CMOS Power Amplifier for FMCW Radar Application," IEEE Microw. Wirel. Compon. Lett., vol.27, no.4, pp.377-379, 2013. DOI: 10.1109/LMWC.2017.2679047.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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