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연합인증

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나노와이어 트랜지스터 디바이스 및 형성 기법 원문보기

IPC분류정보
국가/구분 한국(KR)/등록특허
국제특허분류(IPC8판)
  • H01L-029/78
출원번호 10-2016-7031902 (2016-11-15)
공개번호 10-2016-0135842 (2016-11-28)
등록번호 10-1958530-0000 (2019-03-08)
우선권정보 미국(US) 13/560,531 (2012-07-27)
국제출원번호 PCT/US2013/047146 (2013-06-21)
국제공개번호 WO 2014/018201 (2014-01-30)
번역문제출일자 2016-11-15
DOI http://doi.org/10.8080/1020167031902
발명자 / 주소
  • 글래스 글렌 에이 / 미국 오레곤주 ***** 비버톤 사우스웨스트 매드해터 레인 ****
  • 쿤 켈린 제이 / 미국 오레곤주 ***** 알로하 사우스웨스트 클라리온 스트리트 *****
  • 김 세연 / 미국 오레곤주 ***** 포틀랜드 노스웨스트 코르소 레인 *****
  • 머시 어낸드 에스 / 미국 오레곤주 ***** 포틀랜드 노스웨스트 루세른 코트 *****
  • 오버틴 다니엘 비 / 미국 오레곤주 ***** 노스 플레인스 노스웨스트 타이머릭 스트리트 *****
출원인 / 주소
  • 인텔 코포레이션 / 미합중국 캘리포니아 ***** 산타클라라 미션 칼리지 블러바드 ****
대리인 / 주소
  • 제일특허법인(유)
심사청구여부 있음 (2018-06-20)
심사진행상태 등록결정(일반)
법적상태 등록

초록 ▼

동일한 집적 회로 다이 내에 다양한 범위의 채널 구성 및/또는 재료 시스템을 제공하기 위해 나노와이어 트랜지스터 디바이스의 주문제작을 위한 기법이 개시된다.하나의 예시적인 실시예에 따라, 희생 핀이 제거되고, 주어진 애플리케이션에 적절한 임의의 조성 및 스트레인의 주문제작 재료 스택으로 대체된다.하나의 이러한 경우, 각각의 제 1 희생 핀 세트가 리세싱되거나 그렇지 않으면 제거되어 p형 층 스택으로 대체되고, 각각의 제 2 희생 핀 세트가 리세싱되거나 그렇지 않으면 제거되어 n형 층 스택으로 대체된다.p형 층 스택은 n형 층 스택을

대표청구항 ▼

집적 회로(IC)로서,기판 위의 제 1 트랜지스터 - 상기 제 1 트랜지스터는, 제 1 반도체 재료 나노와이어(semiconductor material nanowire)를 포함하는 제 1 채널 영역(channel region), 및 상기 제 1 반도체 재료 나노와이어 주위의 제 1 게이트 구조체를 포함함 - 와, 상기 기판 위의 제 2 트랜지스터 - 상기 제 2 트랜지스터는, 제 2 반도체 재료 나노와이어를 포함하는 제 2 채널 영역, 및 상기 제 2 반도체 재료 나노와이어 주위의 제 2 게이트 구조체를 포함함 - 를 포함하되, 적

이 특허에 인용된 특허 (3)

  1. [미국] Wire-type semiconductor devices and methods of fabricating the same | Kim,Suk Pil, Park,Yoon Dong, Kim,Won Joo
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  2. [미국] GENERATION OF MULTIPLE DIAMETER NANOWIRE FIELD EFFECT TRANSISTORS | Bangsaruntip, Sarunya, Cohen, Guy M., Sleight, Jeffrey W.
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  3. [미국] SILICON AND SILICON GERMANIUM NANOWIRE STRUCTURES | Kuhn, Kelin J., Kim, Seiyon, Rios, Rafael, Cea, Stephen M., Giles, Martin D., Cappellani, Annalisa, Rakshit, Titash, Chang, Peter, Rachmady, Willy
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