[논문]소스제어 4T 메모리 셀 기반 소신호 구동 저전력 SRAM

정연배; 김정현

소스제어 4T 메모리 셀 기반 소신호 구동 저전력 SRAM
Small-Swing Low-Power SRAM Based on Source-Controlled 4T Memory Cell 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.3=no.393, 2010년, pp.7 - 17

정연배 (경북대학교 전자전기컴퓨터학부) , 김정현 (경북대학교 전자전기컴퓨터학부)

초록
AI-Helper

본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누셀전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-${\mu}m$ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 $0.2156\;mm^2$이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30% 쓰기동작시 42% 동작소비전력이 적고, 대기전력 또한 64% 적게 소비함을 관찰하였다.

Abstract ▼ AI-Helper

In this paper, an innovative low-power SRAM based on 4-transistor latch cell is described. The memory cells are composed of two cross-coupled inverters without access transistors. The sources of PMOS transistors are connected to bitlines while the sources of NMOS transistors are connected to wordlines. They are accessed by totally new read and write method which results in low operating power dissipation in the nature. Moreover, the design reduces the leakage current in the memory cells. The proposed SRAM has been demonstrated through 16-kbit test chip fabricated in a 0.18-${\mu}m$ CMOS process. It shows 17.5 ns access at 1.8-V supply while consuming dynamic power of $87.6\;{\mu}W/MHz$ (for read cycle) and $70.2\;{\mu}W/MHz$ (for write cycle). Compared with those of the conventional 6-transistor SRAM, it exhibits the power reduction of 30 % (read) and 42 % (write) respectively. Silicon measurement also confirms that the proposed SRAM achieves nearly 64 % reduction in the total standby power dissipation. This novel SRAM might be effective in realizing low-power embedded memory in future mobile applications.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 4-트랜지스터 메모리 셀을 이용한 저전력향 신개념의 SRAM 회로설계에 대해 기술하였다. 메모리 셀은 두 inverter가 래치 형태로 상호 연결된 구조로, 읽기 및 쓰기 동작은 셀 PMOS 트랜지스터 소스와 셀 NMOS 트랜지스터 소스의 전압을 제어하여 이루어진다.
본 논문은 4-트랜지스터 (4T) 메모리 셀을 이용한 저전력향 신개념의 SRAM 회로설계에 대해 기술한다. 4T 형 셀은 종래의 6-트랜지스터(6T) SRAM 셀에서 access 트랜지스터 없이 2개의 inverter가 상호 연결된래치만으로 이루어진 구조로 아직 이론적인 기본 셀 아이디어만 제안된 상태이고®, 읽기 및 쓰기동작을 위한구체적인 코어희로나 주변 회로를 갖춘 완전한 메모리로실현되지 않았다.

제안 방법

본 논문에서는 0.18 呻 공정의 트랜지스터 문턱전압 (Vthn = 0.42 V, Vthp = -0.48 V)을 고려하여, 1.8 V 공급전원에서 0.8 V의 전압을 ML_RW와 ML_W에 인가하고 (Vwl = 0.8 V), write 동작 시 1.5 V 와 1.8 V의 전압을 비트라인 쌍에 인가하였다 (Vbl = 1.5 V).
4T 형 셀은 종래의 6-트랜지스터(6T) SRAM 셀에서 access 트랜지스터 없이 2개의 inverter가 상호 연결된래치만으로 이루어진 구조로 아직 이론적인 기본 셀 아이디어만 제안된 상태이고®, 읽기 및 쓰기동작을 위한구체적인 코어희로나 주변 회로를 갖춘 완전한 메모리로실현되지 않았다. 본 연구에서는 4T 셀의 access 방법을 새로이 제안하고, 메모리로 실현 가능한 2차원 array 로 배치하여, 전력 소모가 작은 SRAM으로 구현하였다. 본 연구의 4T SRAMe 공급전압보다 낮은 소신호 전압으로 메모리 셀을 구동하여 데이터를 저장하고 읽어낼 수 있어서, 기존의 6T SRAM에 비해 동작 소비전력이 적다.
등에 따라 크게 달라진다. 제안한 4T SRAM 회로는 일반적인 8나)it wide low-power slow I/O interface 사양으로 설계되었으며, 표 1에 동일한 공정과 동일한 사양으로 종래의 6T 메모리 셀을 적용한 SRAM과 그 성능을 비교하였다. 4T SRAMe 동작 속도가 느린 단점이 있다.

성능/효과

그림 12는 functional test 결과를 보여준다. /WE 신호가 low일 때 2 bit의 데이터를 입력하고 /WE 신호가 high 일 때 그 결과를 읽어내는 과정을 연속적으로 반복하여, 입력과 출력의 데이터 값이 서로 일치함을 확인하였다.
또한 4T 메모리 셀의 구조상 6T SRAM에 비해 누설전류가 작고, PMOS 트랜지스터와 NMOS 트랜지스터의 소스 전압을 제어하는 누설전류 제어기법을 적용하기가 쉽다는 장점이 있어 대기전력 제어에 유리하다. 0.18em CMOS 공정으로 1.8 V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였으며, 모의실험 및 측정 결과 동일한 환경에서 구현한 종래의 6T SRAM과 비교하여 읽기동작시 30 % 쓰기 동작 시 42 % 동작 소비전력이 적고, 대기전력또한 64 % 적게 소비함을 확인하였다. 이는 향후 저전력 모바일 시스템의 SoC 내장형 메모리기술로 유용하게 적용될 수 있을 것으로 생각된다.
4T 형 셀은 종래의 6-트랜지스터(6T) SRAM 셀에서 access 트랜지스터 없이 2개의 inverter가 상호 연결된래치만으로 이루어진 구조로 아직 이론적인 기본 셀 아이디어만 제안된 상태이고®, 읽기 및 쓰기동작을 위한구체적인 코어희로나 주변 회로를 갖춘 완전한 메모리로실현되지 않았다. 본 연구에서는 4T 셀의 access 방법을 새로이 제안하고, 메모리로 실현 가능한 2차원 array 로 배치하여, 전력 소모가 작은 SRAM으로 구현하였다.
Memory core에서 소비되는 전력은 비트라인, 데이터라인, 워드 라인, decoder, sense amplifier, write driver에서 소비되는 전력을 포함한다. Memory core에서 확연한 전력감소로 인해 6T SRAM 대비 4T SRAM의 전체 동작 전력은 읽기 동작 시 30 %, 쓰기동작시 42 % 적게 소비함으로 나타났다.
8 V의 전압을 WL_RW와 REF에 인가하여 셀에서 흐르는 전류를 sensing 한다. 그 결과 전류감지단의 CSO, /CSO의 전압 차를 전압 증폭 단에서 full CMOS 레벨로 증폭한다. 전체 칩의 cycle timee 20 ns이며, 데이터 출력은 클럭(CLK)이 상승 후 17.
SLP/]- high'인 대기 상태인 경우 clamping 회로의 diode-connected 트랜지스터가 메모리 셀의 누설전류에 의해 weakly turn-on 됨으로, 가상전압 Vddc는 Vdd 이하로 하강하고 V$sc는 ground 레벨 이상으로 상숭하게 된다. 따라서 메모리 셀의 PMOS와 NMOS에 body-effect0)] 의한 back-bias 효과가 나타나 실질적인트랜지스터의 문턱전압이 상승하여 가상전압의 레벨에따라 지수함수적으로 누설전류는 감소할 것이다.
이는 공급전압의 절반에도 미치지 않는 비트라인, 워드라인, 데이터라인의 voltage sewirig으로 읽기 및쓰기동작이 이루어지므로, 기존의 6T SRAM에 비흥B 동작 소비전력이 적다. 또한 4T 메모리 셀의 구조상 6T SRAM에 비해 누설전류가 작고, PMOS 트랜지스터와 NMOS 트랜지스터의 소스 전압을 제어하는 누설전류 제어기법을 적용하기가 쉽다는 장점이 있어 대기전력 제어에 유리하다. 0.
본 연구에서는 4T 셀의 access 방법을 새로이 제안하고, 메모리로 실현 가능한 2차원 array 로 배치하여, 전력 소모가 작은 SRAM으로 구현하였다. 본 연구의 4T SRAMe 공급전압보다 낮은 소신호 전압으로 메모리 셀을 구동하여 데이터를 저장하고 읽어낼 수 있어서, 기존의 6T SRAM에 비해 동작 소비전력이 적다. 아울러 셀 트랜지스터의 감소로 셀 내부의 누설전류 경로가 적다.
8 V, 실온에서 picoammeter를 이용하여 SRAM의 대기전력 소비량을 측정한 결과를 보였다. 측정을 위해 ceU airay power와 주변회로 power# 분리하였다, 4T SRAMe각 row 당 2개의 decoder가 소요되어 주변회로의 대기전력소모가 다소 크지만, 셀 누설전류 경로의 감소와 아울러 셀 트랜지스터 sizing의 결과로 cell array에서 의대기 전력 소비량은 6T SRAM에 비해 약 74 % 정도 적게 관찰되었으며, 이로 인해 전체 대기전력 소비량은 약 64 % 적게 소비함을 확인하였다.

후속연구

8 V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였으며, 모의실험 및 측정 결과 동일한 환경에서 구현한 종래의 6T SRAM과 비교하여 읽기동작시 30 % 쓰기 동작 시 42 % 동작 소비전력이 적고, 대기전력또한 64 % 적게 소비함을 확인하였다. 이는 향후 저전력 모바일 시스템의 SoC 내장형 메모리기술로 유용하게 적용될 수 있을 것으로 생각된다.

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