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크로스톡 회피를 위한 게이트 사이징을 이용한 타이밍 윈도우 이동
Timing Window Shifting by Gate Sizing for Crosstalk Avoidance 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.44 no.11 = no.365, 2007년, pp.119 - 126  

장나은 (서강대학교 컴퓨터공학과) ,  김주호 (서강대학교 컴퓨터공학과)

초록
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본 논문은 CMOS 디지털 회로에서 delay에 영향을 미치는 crosstalk을 gate의 downsizing이나 upsizing으로 발생을 회피하기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 게이트 사이징을 2가지 step으로 분류하며 avoidance 효과를 극대화하기 위해서 step1에서는 downsizing, step2에서는 upsizing을 순차적으로 적용하여 critical path에 인접하는 aggressor들을 차례로 회피해 나간다. 제시된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증 하였으며 실험 결과는 평균적으로 8.64%의 Crosstalk Avoidance 효과를 보여줬다. 이 결과로 제시된 새로운 알고리즘의 가능성을 입증하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents an efficient heuristic algorithm to avoid crosstalk which effects to delay of CMOS digital circuit by downsizing and upsizing of Gate. The proposed algorithm divide into two step, step1 performs downsizing of gate, step2 performs upsizing, so that avoid adjacent aggressor to crit...

주제어

#crosstalk   #optimization   #timing   #analysis   #estimation  

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 본 논문은 임계경로의 d신ay에 영향을 미치는 어그레서들을 게이트 사이징을 이용한 누설전류 회피 알고리즘으로 최대한 회피시키는 방법을 제안했다. 논문의 알고리즘은 stqpl의 LW pu아!职과 step2의 FW pulling 을 거치면서 게이트의 다운사이징 업사이징을 수행한다.

가설 설정

  • 한다.⑸ 이 접근은 zero-delay model을 가정하고 있으며 역시 시간(temporal) 정보는 무시된다.
  • 본 논문은 누설전류의 기능적인(functional)적인 측면은 고려하지 않는다.
  • 5㎛ 표준 셀 라이브러리를 목표로 하였다. 실험에서 사용된 라이브러리는 각각 5종류의 사이즈를 가지는 AND, OR, NAND, NOR, BUFFER, INVERTER 로 구성되어 게이트의 INERTIAL DELAY는 게이트의 전파 지연과 같은 크기를 갖는 것으로 가정하였다. 표 1에 실험결과를 제시하였다.
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참고문헌 (11)

  1. Pinhong Chen, Kurt Keutzer, 'Toward True Crosstalk Noise Analysis' on Dept. of EECS, Univ. of California at Berkeley, in 1999 IEEE 

  2. Yasuhiko Sasaki, Giovanni De Micheli, 'Crosstalk Delay Analysis using Relative Window Method' on stanford University Computer System Laboratory, in 1999 IEEE 

  3. Tong Xiao, Malgorzata Marek-Sadowska 'Worst Delay Estimation in Crosstalk Aware Static Timing Analysis' on Department of Electrical and Computer Engineering University of California, in 2000 IEEE 

  4. Pinhong Chen, Yuji Kukimoto, Kurt Keutzer, 'Refining Switching Window by Time Slots for Crosstalk Noise Calculation', on Dept. of EECS, U.C. Berkeley, Cadence Design System Inc, in 2002 IEEE 

  5. Jae-Seok Yang, Jeong-Yeol Kim, Joon-Ho Choi, Moon-Hyun Yoo, Jeong-Taek Kong, 'Elimination of false aggressors using the functional relationship for full-chip crosstalk analysis' on CAE team, Memory Division, Dept. of Device solution Network, Samsung Electronics, in 2003 IEEE 

  6. Donald Chai, Alex Kondratyev, Yajun Ran, Kenneth H. Tseng, Yosinori Watanabe, Malgorzata Marek-Sadowska, 'Temporo functional Crosstalk Noise Analysis', on Cadence Design System, in DAC 2003, June 2-6, Anaheim, California, USA 

  7. M. Hashimoto, H. Onodera, and K. Tamaru, 'A Power Optimization Method Considering Glitch Reduction by Gate Sizing', in Proceedings of the Inter national Symposium on Low Power Design, pp. 221-226, August 1998 

  8. J. Kim, C. Bamji, Y. Jiang, and S. Sapatnekar, , 'Concurrent Transistor Sizing and Buffer Insertion by Considering Cost-Delay Tradeoffs',, in Proceedings of the International Symposium on Physical Design, pp. 130-135, April 1997 

  9. A.Rubio, N.Itazaki, X.Zu, and K.Kinoshita. 'An Approach to the Analysis and Detection of Crosstalk Faults in Digital VLSI Circuits'. IEEE Trans. on Computer-Aided Design, 13:387-394, Mar. 1994 

    상세보기 crossref

  10. Sachin S. Sapatnekar and Weitong Chuang, , 'Power vs Delay in Gate Sizing: Conflicting Objectives?', in Proceedings of the 1995 IEEE/ACM International Conference of Computer-Aided Design, pp.463-466, 1995 

  11. E. M. Sentovich, K. J. Singh, L. Lavagno, C. Moon, R. Murgai, A. Saldanha, H. Savoj, P. R. Stephan, R. K. Brayton, and A .L. Sangiovanni- Vincentelli. 'SIS: A system for sequential circuit synthesis, Technical Report', UCB/ERL M92/41, Electronics Research Lab, University of California at Berkeley, 1992 

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