중앙처리장치를 중심으로 하는 각종 내장형 시스템은 현재 각종 산업에 매우 광범위하게 쓰이고 있다. 특히 사물인터넷 등의 deeply embedded (심층 내장형) 시스템은 저비용, 소면적, 저전력, 빠른 시장 출시, 높은 코드 밀도 등을 요구한다. 본 논문에서는 이러한 요구 조건을 만족시키는 중앙처리장치를 제안하고, 이를 중심으로 한 시스템온칩 플랫폼을 소개한다. 제안하는 중앙처리장치는 16 비트라는 짧은 명령어로만 이루어진 확장형 명령어 집합 구조를 갖고 있어 코드 밀도를 높일 수 있다. 그리고, 다중사이클 아키텍처, 카운터 기반 제어 장치, 가산기 공유 등을 통하여 로직 게이트가 차지하는 면적을 줄였다. 이 코어를 중심으로, 코프로세서, 명령어 캐시, 버스, 내부 메모리, 외장 메모리, 온칩디버거 및 주변 입출력 장치들로 이루어진 시스템온칩 플랫폼을 개발하였다. 개발된 시스템온칩 플랫폼은 변형된 하버드 구조를 갖고 있어, 메모리 접근 시 필요한 클락 사이클 수를 감소시킬 수 있었다. 코어를 포함한 시스템온칩 플랫폼은 상위 언어 수준과 어셈블리어 수준에서 모의실험 및 검증하였고, FPGA프로토타이핑과 통합형 로직 분석 및 보드 수준 검증을 완료하였다. $0.18{\mu}m$ 디지털 CMOS 공정과 1.8V 공급 전압 하에서 ASIC 프론트-엔드 게이트 수준 로직 합성 결과, 50MHz 동작 주파수에서 중앙처리장치 코어의 논리 게이트 개수는 7700 수준이었다. 개발된 시스템온칩 플랫폼은 초소형 보드의 FPGA에 내장되어 사물인터넷 분야에 응용된다.
중앙처리장치를 중심으로 하는 각종 내장형 시스템은 현재 각종 산업에 매우 광범위하게 쓰이고 있다. 특히 사물인터넷 등의 deeply embedded (심층 내장형) 시스템은 저비용, 소면적, 저전력, 빠른 시장 출시, 높은 코드 밀도 등을 요구한다. 본 논문에서는 이러한 요구 조건을 만족시키는 중앙처리장치를 제안하고, 이를 중심으로 한 시스템온칩 플랫폼을 소개한다. 제안하는 중앙처리장치는 16 비트라는 짧은 명령어로만 이루어진 확장형 명령어 집합 구조를 갖고 있어 코드 밀도를 높일 수 있다. 그리고, 다중사이클 아키텍처, 카운터 기반 제어 장치, 가산기 공유 등을 통하여 로직 게이트가 차지하는 면적을 줄였다. 이 코어를 중심으로, 코프로세서, 명령어 캐시, 버스, 내부 메모리, 외장 메모리, 온칩디버거 및 주변 입출력 장치들로 이루어진 시스템온칩 플랫폼을 개발하였다. 개발된 시스템온칩 플랫폼은 변형된 하버드 구조를 갖고 있어, 메모리 접근 시 필요한 클락 사이클 수를 감소시킬 수 있었다. 코어를 포함한 시스템온칩 플랫폼은 상위 언어 수준과 어셈블리어 수준에서 모의실험 및 검증하였고, FPGA 프로토타이핑과 통합형 로직 분석 및 보드 수준 검증을 완료하였다. $0.18{\mu}m$ 디지털 CMOS 공정과 1.8V 공급 전압 하에서 ASIC 프론트-엔드 게이트 수준 로직 합성 결과, 50MHz 동작 주파수에서 중앙처리장치 코어의 논리 게이트 개수는 7700 수준이었다. 개발된 시스템온칩 플랫폼은 초소형 보드의 FPGA에 내장되어 사물인터넷 분야에 응용된다.
This paper proposes a low-complexity central processing unit (CPU) that is suitable for deeply embedded systems, including Internet of things (IoT) applications. The core features a 16-bit instruction set architecture (ISA) that leads to high code density, as well as a multicycle architecture with a...
This paper proposes a low-complexity central processing unit (CPU) that is suitable for deeply embedded systems, including Internet of things (IoT) applications. The core features a 16-bit instruction set architecture (ISA) that leads to high code density, as well as a multicycle architecture with a counter-based control unit and adder sharing that lead to a small hardware area. A co-processor, instruction cache, AMBA bus, internal SRAM, external memory, on-chip debugger (OCD), and peripheral I/Os are placed around the core to make a system-on-a-chip (SoC) platform. This platform is based on a modified Harvard architecture to facilitate memory access by reducing the number of access clock cycles. The SoC platform and CPU were simulated and verified at the C and the assembly levels, and FPGA prototyping with integrated logic analysis was carried out. The CPU was synthesized at the ASIC front-end gate netlist level using a $0.18{\mu}m$ digital CMOS technology with 1.8V supply, resulting in a gate count of merely 7700 at a 50MHz clock speed. The SoC platform was embedded in an FPGA on a miniature board and applied to deeply embedded IoT applications.
This paper proposes a low-complexity central processing unit (CPU) that is suitable for deeply embedded systems, including Internet of things (IoT) applications. The core features a 16-bit instruction set architecture (ISA) that leads to high code density, as well as a multicycle architecture with a counter-based control unit and adder sharing that lead to a small hardware area. A co-processor, instruction cache, AMBA bus, internal SRAM, external memory, on-chip debugger (OCD), and peripheral I/Os are placed around the core to make a system-on-a-chip (SoC) platform. This platform is based on a modified Harvard architecture to facilitate memory access by reducing the number of access clock cycles. The SoC platform and CPU were simulated and verified at the C and the assembly levels, and FPGA prototyping with integrated logic analysis was carried out. The CPU was synthesized at the ASIC front-end gate netlist level using a $0.18{\mu}m$ digital CMOS technology with 1.8V supply, resulting in a gate count of merely 7700 at a 50MHz clock speed. The SoC platform was embedded in an FPGA on a miniature board and applied to deeply embedded IoT applications.
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문제 정의
본 논문에서는 EISC 기반 deeply embedded CPU를 제안하였고, CPU 및 제어 장치 설계와 SoC 플랫폼 개발에 대해 기술하였다. 사물인터넷용으로 설계된 CPU는 그 목적에 맞는 작은 면적, 낮은 복잡도, 저전력, 짧은 개발 시간, 낮은 지연 처리 시간, 높은 코드 밀도를 달성하기 위해 다중사이클 아키텍처, 카운터 기반 제어 장치,가산기 공유 등을 특징으로 하고, 16 비트의 짧은 고정길이 명령어 집합을 사용하였다.
본 논문에서는 deeply embedded 사물인터넷 시스템에서 요구하는 소면적, 저전력, 높은 코드 밀도, 저비용, 저복잡도, 짧은 개발 시간, 그리고 낮은 지연 시간을 갖는 CPU와 SoC 플랫폼을 개발하였다. 위의 여러 요구 조건을 만족하기 위해 16 비트 길이의 짧은 명령어들만 사용하여 코드 밀도를 높였고, 다중사이클 구조, 가산기 공유, 그리고 카운터 기반 제어 장치 등을 이용하여 낮은 구현 복잡도를 성취하였다.
특히,deeply embedded (심층 내장형) 장치는 낮은 대역폭의 데이터 사용, 자주 반복되지 않는 데이터 획득 등에 쓰이는 장치나 기구를 의미하는데, 각종 계량기, 정보 디스플레이, 보안용 멀티미디어, 센서, 장난감 등 많은 응용 분야에 쓰이고 있다. 본 논문에서는 사물인터넷(IoT)용 [1] 정보 디스플레이 및 보안용 카메라, 의용생체공학 분야(심박 모니터, 생체 측정용 스캐너 등), 네트워크 접속 스토리지, OSEK 기반 [2] 차량용 응용 분야 등의 deeply embedded 저가 시장을 고려한 프로세서 및 시스템온칩개발을 다룬다. 이러한 deeply embedded 분야는 저비용, 낮은 복잡도, 작은 TTM (time to market), 소면적, 낮은 지연 (latency), 저전력의 중앙처리장치(CPU or central processing unit)를 필요로 한다.
본 논문에서는 카운터 기반 제어 장치를 설계하여 다중사이클 CPU의 제어 장치를 덜 복잡하게 만들고 면적을 줄였다. 그림 2(a)와 같은 일반적인 FSM 방식 제어 장치에서는 다음 상태가 현재 상태와 명령어에 의해 결정되고, 제어 신호들은 조합 논리에 인가되는 현재 상태에 의해 생성된다.
본 논문에서는 파이프라이닝되지 않은 다중사이클[3] CPU의 설계를 다룬다. 이러한 구조의 CPU는 저비용에서 (수백 MHz 이상의) 고성능을 보이기는 어렵지만, 파이프라이닝 기법에서 나타나는 각종 해저드 및 분기 처리 문제가 없고, 적은 게이트 개수와 낮은 복잡도, 그리고 저전력을 달성하기에 용이하다.
가설 설정
절차는 다음과 같다. (1) 타이머로부터 발생한 인터럽트가 인터럽트 컨트롤러로 전달된다. (2) 인터럽트 컨트롤러에서 코어로 INT 신호와 IV[7:0] 신호가 전송된다.
문자열 출력 ISR이 종료됨과 동시에 코어는 스위치에 대한 INT 신호와 IV[7:0]을 받는다. (7) INTA가 인터럽트 컨트롤러로 전송된다. (8) 스위치 인터럽트에 대해 LED를 점멸하는 ISR이 수행된다.
(halt_b 신호는 halt 명령어가 수행될 때 assert되고, wait_b 신호는 메모리로부터 외부 wait 신호를 받았을 때 assert된다.) 디코더 로직을 써서 상태들을 서로 구분할 수도 있지만, 그림 2(b) 구조처럼 명령어와 count 신호를 출력 로직 블록으로 바로 인가하게 되면, 디코더를 쓸 필요가 없어 면적을 더 줄일 수 있다. 그림2(a) 구조는 Moore machine인데 비해, 그림 2(b) 구조는 Mealy machine이라 상태 개수 측면에서 그림 2(b)가 좀 더 낫다.
제안 방법
Deeply embedded IoT용 CPU에서 요구되는 데이터 메모리는 비교적 작은 용량이므로, 메모리 접근 시간 3ns 내외인 동기형 (synchronous or sync) 내부 SRAM을 프로세서(CPU)에 로컬 버스로 직접 연결하였고, 프로세서의 출력은 내부 SRAM을 위한 영역과 이 영역 외의 영역으로 구분하였다. 내부 SRAM은 주로 연산 중발생하는 데이터의 읽기/쓰기를 위해 사용되고, 필요한 경우 자주 사용되는 명령어를 저장해 둘 수 있으며, 가끔은 명령어를 인출하는 용도로 사용되기도 한다.
FPGA 프로토타이핑은 오류 발생 시 즉시 수정이 가능하고, 개발기간이 짧으며, 초기 개발비용이 저렴하다 본 논문에서 설계한 CPU 및 SoC 플랫폼은 FPGA 프로토타이핑[13-14]을 수행하였다. 통합 (내장) 로직 분석기를 통해 정상 동작하는 플랫폼의 파형을 관찰했고, UART를 통해 검증 결과를 확인하였다.
또한, 명령어의 타입 테스트, 벤치마킹테스트, GDB 검증, 캐시 유무에 따른 컴파일러와 OCD(온칩디버거) 통합 보드 검증까지 실시하여 시제품화를 위한 준비를 마무리하였다. SoC 플랫폼은 우선 하드웨어 수준의 모의실험을 수행하였다. 어셈블리 수준에서 프로그램을 작성하여 특정 동작의 수행을 검증하는 것을 먼저 수행하였다.
반면에 다중사이클 구조의 단점은 제어 장치(control unit) 구조가 복잡해지기 쉽다는 것이다. 그래서 본 논문에서는 일반적인 유한 상태 머신 (FSM) 제어 장치 대신 카운터 기반 제어 장치를 이용하여 제어 장치의 면적 및 복잡도를 줄였다.
그림 2의 두 가지 제어 장치의 구현 복잡도를 비교해보기 위해 먼저 좀 더 간단한 다중사이클 CPU용 카운터 기반 제어 장치의 합성 ASIC 게이트 개수를 측정해 보았다. 즉, 26 종류의 제어 신호, 42 비트짜리 제어 장치 출력 신호, 77개 명령어 타입을 갖는 4 비트 다중사이클 CPU를 설계해 게이트 개수를 측정해 보았다.
내부 SRAM은 주로 연산 중발생하는 데이터의 읽기/쓰기를 위해 사용되고, 필요한 경우 자주 사용되는 명령어를 저장해 둘 수 있으며, 가끔은 명령어를 인출하는 용도로 사용되기도 한다. 기존 하버드 구조의 프로세서 출력이 명령어 인출을 위한 I-영역과 데이터 읽기/쓰기를 위한 D-영역으로 구분되는 것과 달리, 본 논문의 변형된 하버드 구조에서는 프로세서 출력이 내부 SRAM을 위한 영역과 그 외의 영역으로 구분된다.
설계 개발한 CPU 및 SoC 플랫폼의 각 IP를 모의실험, 검증하였다. 또한, 명령어의 타입 테스트, 벤치마킹테스트, GDB 검증, 캐시 유무에 따른 컴파일러와 OCD(온칩디버거) 통합 보드 검증까지 실시하여 시제품화를 위한 준비를 마무리하였다. SoC 플랫폼은 우선 하드웨어 수준의 모의실험을 수행하였다.
명령어 캐시는 히트 발생 시 지연 시간 없이 정상적인 2단 파이프라인이 진행되도록 설계했다. (캐시 접근 시항상 한 사이클의 지연 시간이 생기는데, 이를 해결하기 위해 캐시에 파이프라인 기법[9]을 적용했다.
캐시는 주 메모리와 코어 사이의 속도 차이를 보상[8]하여 전체 시스템의 성능을 높여 준다. 본 논문에서의 명령어 캐시 (I-cache) 구조는 직접 사상 (direct mapped) 구조이고, 1kB 용량의 sync SRAM 메모리를 캐시 메모리로 사용했다. 특정 명령어를 통해 캐시의 탈부착이 가능하게끔 설계했다.
본 논문에서는 EISC 기반 deeply embedded CPU를 제안하였고, CPU 및 제어 장치 설계와 SoC 플랫폼 개발에 대해 기술하였다. 사물인터넷용으로 설계된 CPU는 그 목적에 맞는 작은 면적, 낮은 복잡도, 저전력, 짧은 개발 시간, 낮은 지연 처리 시간, 높은 코드 밀도를 달성하기 위해 다중사이클 아키텍처, 카운터 기반 제어 장치,가산기 공유 등을 특징으로 하고, 16 비트의 짧은 고정길이 명령어 집합을 사용하였다. 개발된 SoC 플랫폼은 코프로세서, 명령어 캐시, 내부 SRAM, 버스 및 입출력장치 등으로 구성돼 있고, 변형된 하버드 구조를 채택해 deeply embedded 분야에 적합하게 하였다.
설계 개발한 CPU 및 SoC 플랫폼의 각 IP를 모의실험, 검증하였다. 또한, 명령어의 타입 테스트, 벤치마킹테스트, GDB 검증, 캐시 유무에 따른 컴파일러와 OCD(온칩디버거) 통합 보드 검증까지 실시하여 시제품화를 위한 준비를 마무리하였다.
개발된 SoC 플랫폼은 코프로세서, 명령어 캐시, 내부 SRAM, 버스 및 입출력장치 등으로 구성돼 있고, 변형된 하버드 구조를 채택해 deeply embedded 분야에 적합하게 하였다. 설계된 CPU 및 SoC 플랫폼은 컴파일러/OCD 통합 검증을 거쳐 FPGA로 프로토타이핑하였고, CPU 성능 측정을 위해 ASIC 게이트 수준으로 합성하였다. 개발된 플랫폼은 아두이노 우노와 동일 크기의 초소형 보드 상의 FPGA에 내장하여 사물인터넷용으로 시제품화하는 단계에 있다.
암호화용 Galois-field [6] 곱셈 연산까지 들어있는 본 논문의 16 비트 명령어 EISC CPU에 대해서도 두 제어 장치의 게이트 개수를 비교해 보았다. 설계된 코어는 146개의 명령어 종류를 갖고 있고, 총 상태 개수는 600개 남짓이었다.
SoC 플랫폼은 우선 하드웨어 수준의 모의실험을 수행하였다. 어셈블리 수준에서 프로그램을 작성하여 특정 동작의 수행을 검증하는 것을 먼저 수행하였다. 작성된 검증 프로그램은 16진수 코드로 변환하여 SoC 플랫폼의 프로그램 메모리 모델에 초기화시켰다.
본 논문에서는 deeply embedded 사물인터넷 시스템에서 요구하는 소면적, 저전력, 높은 코드 밀도, 저비용, 저복잡도, 짧은 개발 시간, 그리고 낮은 지연 시간을 갖는 CPU와 SoC 플랫폼을 개발하였다. 위의 여러 요구 조건을 만족하기 위해 16 비트 길이의 짧은 명령어들만 사용하여 코드 밀도를 높였고, 다중사이클 구조, 가산기 공유, 그리고 카운터 기반 제어 장치 등을 이용하여 낮은 구현 복잡도를 성취하였다. 그리고 명령어 집합 구조(ISA) 중 확장형 구조 (extendable instruction set architecture or EISC) [4] 채택으로 코드 밀도를 더욱 높였다.
AHB 버스를 통해 연결된 주변 입출력 장치로는 타이머, UART, 스위치 컨트롤러, LED 컨트롤러 등이 있다. 인터럽트 (예외상황) 컨트롤러는 (deeply embedded 시스템에서 중요한) 낮은 레이턴시 달성을 위해 코어에 직접 연결하였다.
어셈블리 수준에서 프로그램을 작성하여 특정 동작의 수행을 검증하는 것을 먼저 수행하였다. 작성된 검증 프로그램은 16진수 코드로 변환하여 SoC 플랫폼의 프로그램 메모리 모델에 초기화시켰다. ISS (명령어 집합 시뮬레이터) 개발 후 하드웨어 모의실험과의 병렬적 검증을 통해 검증의 효율성을 높였다.
그림 2의 두 가지 제어 장치의 구현 복잡도를 비교해보기 위해 먼저 좀 더 간단한 다중사이클 CPU용 카운터 기반 제어 장치의 합성 ASIC 게이트 개수를 측정해 보았다. 즉, 26 종류의 제어 신호, 42 비트짜리 제어 장치 출력 신호, 77개 명령어 타입을 갖는 4 비트 다중사이클 CPU를 설계해 게이트 개수를 측정해 보았다. 총 165개의 상태가 존재하였고, 일반적인 FSM 방식 제어 장치의 경우 최소 16개의 플립-플롭(레지스터)이 요구되는 반면에, 카운터 기반 제어 장치의 경우 (명령어 당 사이클 개수가 최대 11이었으므로) 4개 플립-플롭만 있으면 된다.
하나의 섹터에는 태그 및 valid 비트가 하나씩 존재한다. 즉, 섹터링 기법을 써서 태그 메모리 크기를 1/4로 줄였다. 섹터링에 의해 캐시 엔트리 교체 시 2×4×4=32개의 명령어를 burst 모드로 캐시 메모리에 업데이트하게 된다.
동시에 캐시는 현재 사이클에서 MMU 및 priority logic을 통과한 물리주소(그림 4의 addr cache)를 받아, 태그 매칭을 통해 히트/미스 판별을 한다. 즉, 캐시 메모리 접근 속도 향상을 위해 virtually indexed physically tagged (VIPT) [10-11] 형태로 구현했다.
코어 속 데이터패스는 12개의 먹스 (multiplexer 혹은 mux), 19개의 레지스터, ALU (arithmetic logic unit), 프로그램 카운터 (PC) 가산기, 그리고 곱셈 연산기 등으로 구성돼 있다. 하드웨어 면적을 줄이기 위해 레지스터 파일 (RF) 포트를 3개로 제한했고, MOVE 명령어를 ALU 경로로 흡수하였으며, PC와 무관한 주소 계산도 PC 가산기에서 처리하게 했고 (가산기 공유), 다중사이클 아키텍처를 사용했으며, 카운터 기반 제어 장치를 도입하였다.
대상 데이터
암호화용 Galois-field [6] 곱셈 연산까지 들어있는 본 논문의 16 비트 명령어 EISC CPU에 대해서도 두 제어 장치의 게이트 개수를 비교해 보았다. 설계된 코어는 146개의 명령어 종류를 갖고 있고, 총 상태 개수는 600개 남짓이었다. 일반적인 FSM 방식 제어 장치에서는 20개의 플립-플롭이 필요하지만, 카운터 기반 제어 장치에서는 (명령어 당 사이클 개수의 최대값이 17이었으므로) 5개의 플립-플롭만 있으면 된다.
설계된 프로세서는 CPU, simple MMU (memory management unit), 인터럽트 장치 및 코프로세서를 포함하고 있다. 프로세서를 감싸고 있는 사물인터넷용 시스템온칩 (SoC) 플랫폼도 개발하였는데, 이 플랫폼은AMBA 버스 기반으로서, 변형된 하버드 아키텍처를 갖고 있다.
일반적인 FSM 방식 제어 장치에서는 20개의 플립-플롭이 필요하지만, 카운터 기반 제어 장치에서는 (명령어 당 사이클 개수의 최대값이 17이었으므로) 5개의 플립-플롭만 있으면 된다. 제어 신호의 종류는 72가지였고, 사이클 당 출력 제어 신호의 폭은 총 97 비트였다. 표 2에서 볼 수 있듯이, 일반적인 FSM 기반 제어 장치를 쓸 경우에 비해, 카운터 기반 제어 장치를 사용하면 게이트 개수를 1800 정도 절약할 수 있었다.
즉, 26 종류의 제어 신호, 42 비트짜리 제어 장치 출력 신호, 77개 명령어 타입을 갖는 4 비트 다중사이클 CPU를 설계해 게이트 개수를 측정해 보았다. 총 165개의 상태가 존재하였고, 일반적인 FSM 방식 제어 장치의 경우 최소 16개의 플립-플롭(레지스터)이 요구되는 반면에, 카운터 기반 제어 장치의 경우 (명령어 당 사이클 개수가 최대 11이었으므로) 4개 플립-플롭만 있으면 된다. 0.
데이터처리
FPGA 프로토타이핑은 오류 발생 시 즉시 수정이 가능하고, 개발기간이 짧으며, 초기 개발비용이 저렴하다 본 논문에서 설계한 CPU 및 SoC 플랫폼은 FPGA 프로토타이핑[13-14]을 수행하였다. 통합 (내장) 로직 분석기를 통해 정상 동작하는 플랫폼의 파형을 관찰했고, UART를 통해 검증 결과를 확인하였다. 그림 7은 검증시나리오가 정상적으로 수행된 후의 UART와 LED 출력이고, 그림 8은 검증 시나리오가 정상적으로 수행된 후의 내장형 로직 분석기 출력 파형으로서, 저장된 명령어와 현재 PC 값을 나타내고 있다.
성능/효과
ASIC을 위하여 CPU를 0.18μm 디지털 CMOS 공정과 1.8V 공급 전압 하에서 프론트-엔드 로직 게이트 수준으로 합성한 결과, 7700 수준의 낮은 게이트 개수를 가짐을 보였다.
작성된 검증 프로그램은 16진수 코드로 변환하여 SoC 플랫폼의 프로그램 메모리 모델에 초기화시켰다. ISS (명령어 집합 시뮬레이터) 개발 후 하드웨어 모의실험과의 병렬적 검증을 통해 검증의 효율성을 높였다.
사물인터넷용으로 설계된 CPU는 그 목적에 맞는 작은 면적, 낮은 복잡도, 저전력, 짧은 개발 시간, 낮은 지연 처리 시간, 높은 코드 밀도를 달성하기 위해 다중사이클 아키텍처, 카운터 기반 제어 장치,가산기 공유 등을 특징으로 하고, 16 비트의 짧은 고정길이 명령어 집합을 사용하였다. 개발된 SoC 플랫폼은 코프로세서, 명령어 캐시, 내부 SRAM, 버스 및 입출력장치 등으로 구성돼 있고, 변형된 하버드 구조를 채택해 deeply embedded 분야에 적합하게 하였다. 설계된 CPU 및 SoC 플랫폼은 컴파일러/OCD 통합 검증을 거쳐 FPGA로 프로토타이핑하였고, CPU 성능 측정을 위해 ASIC 게이트 수준으로 합성하였다.
본 논문의 CPU는 32 비트 길이 명령어의 MIPS나 ARM과 달리, 확장형 명령어 집합 구조 (EISC) 채택으로 16 비트의 짧은 명령어들로 구성돼 있고, LERI 명령어, 32 비트 확장 레지스터 (ER or extension register) 및 1 비트 확장 플래그 (E-flag) [4] 채용으로 큰 즉치 값(상수) 연산들을 효과적으로 처리할 수 있다. 즉, 큰 즉치 값이 요구되는 연산이나 분기 명령 직전에 한 개 이상의LERI (load ER with immediate) 명령을 수행시켜, LERI 명령이 수행될 때마다 즉치 값을 ER에 순서대로 저장하고, 이를 알려주는 E flag를 발생시킨다.
특정 명령어를 통해 캐시의 탈부착이 가능하게끔 설계했다. 본 논문의 명령어 캐시에는 섹터링기법을 도입해 태그 메모리가 차지하는 면적 및 비용을 줄였다. 캐시 메모리를 16개의 섹터로 구분하였고, 섹터 당 4개 라인, 라인 당 4개 워드가 들어가게 했다.
설계 및 개발된 CPU와 SoC 플랫폼에 대하여 온칩디버거(OCD)를 이용하여 보드 수준 검증 및 에뮬레이션을 완료하였고, GDB 소프트웨어 디버거, 컴파일러까지 포함한 통합 검증, Dhrystone, CoreMark, EEMBC의 각종 벤치마킹 테스트도 완료하였다.
즉, 내부 SRAM과 명령어 캐시는 로컬 버스로 연결하고, 나머지 IP들은 AMBA 시스템 버스로 연결하여, 메모리 접근 시 소모되는 클락 사이클 개수를 줄였다. 설계한 명령어 캐시는 파이프라인 구조를 갖고 있고, 섹터 개념을 도입하여 하드웨어 구현 비용을 절감하였다.
반면에 ARM7과 이의 변종 [7] 구조는 게이트 개수가 각각 50600과 20200 이상이었다. 위에서 언급한 카운터 기반 제어 장치, 다중사이클 아키텍처, 가산기 공유 등을 통하여 CPU의 구현 복잡도와 면적을 줄일 수 있었다.
제어 신호의 종류는 72가지였고, 사이클 당 출력 제어 신호의 폭은 총 97 비트였다. 표 2에서 볼 수 있듯이, 일반적인 FSM 기반 제어 장치를 쓸 경우에 비해, 카운터 기반 제어 장치를 사용하면 게이트 개수를 1800 정도 절약할 수 있었다. 면적 비중은 38%에서 27%로 줄일 수 있었다.
질의응답
핵심어
질문
논문에서 추출한 답변
deeply embedded 분야에서 필요로 하는 요구 조건은 무엇인가?
본 논문에서는 사물인터넷(IoT)용 [1] 정보 디스플레이 및 보안용 카메라, 의용생체공학 분야(심박 모니터, 생체 측정용 스캐너 등), 네트워크 접속 스토리지, OSEK 기반 [2] 차량용 응용 분야 등의 deeply embedded 저가 시장을 고려한 프로세서 및 시스템온칩개발을 다룬다. 이러한 deeply embedded 분야는 저비용,낮은 복잡도, 작은 TTM (time to market), 소면적, 낮은 지연 (latency), 저전력의 중앙처리장치(CPU or central processing unit)를 필요로 한다.
파이프라이닝되지 않은 다중사이클 CPU 구조의 장점은 무엇인가?
본 논문에서는 파이프라이닝되지 않은 다중사이클[3] CPU의 설계를 다룬다. 이러한 구조의 CPU는 저비용에서 (수백 MHz 이상의) 고성능을 보이기는 어렵지만, 파이프라이닝 기법에서 나타나는 각종 해저드 및 분기 처리 문제가 없고, 적은 게이트 개수와 낮은 복잡도,그리고 저전력을 달성하기에 용이하다. 다중사이클 CPU는 파이프라인 CPU가 필요로 하는 해저드 검출 로직,분기 예측 로직, 파이프라인 레지스터 등을 요구하지 않으므로, 구현 복잡도와 면적을 낮출 수 있다. 또한, 개발 기간 및 개발 비용도 단축할 수 있고, 100MHz 미만의 속도 성능을 요구하는 deeply embedded 시장에서는 고성능을 위한 파이프라인 구조의 CPU를 대체할 수 있다.
deeply embedded 장치는 어떤 분야에서 사용되고 있는가?
차량, 선박, 모바일, 의료, 저장 장치, 보안, 영상, 산업제어, 가정용 전자장치, 네트워크 등의 다양한 응용 분야의 수요가 나날이 증가하여, 내장형 프로세서나 마이크로컨트롤러는 오늘날 매우 널리 쓰이고 있다. 특히,deeply embedded (심층 내장형) 장치는 낮은 대역폭의 데이터 사용, 자주 반복되지 않는 데이터 획득 등에 쓰이는 장치나 기구를 의미하는데, 각종 계량기, 정보 디스플레이, 보안용 멀티미디어, 센서, 장난감 등 많은 응용 분야에 쓰이고 있다. 본 논문에서는 사물인터넷(IoT)용 [1] 정보 디스플레이 및 보안용 카메라, 의용생체공학 분야(심박 모니터, 생체 측정용 스캐너 등), 네트워크 접속 스토리지, OSEK 기반 [2] 차량용 응용 분야 등의 deeply embedded 저가 시장을 고려한 프로세서 및 시스템온칩개발을 다룬다.
참고문헌 (14)
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